JPS61995A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPS61995A JPS61995A JP59120669A JP12066984A JPS61995A JP S61995 A JPS61995 A JP S61995A JP 59120669 A JP59120669 A JP 59120669A JP 12066984 A JP12066984 A JP 12066984A JP S61995 A JPS61995 A JP S61995A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置、特にエミソタ力ソブルドロジ
ソク（ＥＣＬ）形のランダムアクセスメモリ （ＲＡＭ
）に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to semiconductor memory devices, particularly ECL type random access memories (RAM).
) regarding.
ＢＣＬ ＲＡＭでは、各メモリセルの記憶情報を保持す
るための保持電流とメモリセルア宇レイの周辺回路で用
いられる電流とを必要とする。ここで周辺回路とは、情
報の書込み、読出し回路、アドレス選択を行うデコーダ
回路、及び入出力ゲート。BCL RAM requires a holding current to hold the stored information in each memory cell and a current used in peripheral circuits of the memory cell array. Here, the peripheral circuits include information writing and reading circuits, decoder circuits that select addresses, and input/output gates.
バッファ回路等のメモリセルア子レイ以外の回路を示し
ている。It shows circuits other than the memory cell array, such as buffer circuits.
このようなＥＣＬ ＲＡＭでは、書込みあるいは読出し
等の動作をしていない場合でも、常に周辺回路に電流が
流れ無効な電力を消費するという問題を有している。Such an ECL RAM has a problem in that even when no write or read operations are being performed, current always flows through the peripheral circuits, consuming ineffective power.
従って本発明は上述の問題点を改善するものであり、複
数のメモリセルと、該各メモリセルに記憶情報保持用の
保持電流を供給する第１電流供給回路と、前記メモリセ
ルの周辺回路と、該周辺回路に電流を供給する第２電流
供給回路と、所定の入力端子に通常の入力レベルより大
幅に高い所定電圧あるいは大幅に低い所定電圧が印加さ
れた場合は前記第２電流供給回路からの電流供給を禁止
する回路とを備えたことを特徴としている。Therefore, the present invention is intended to improve the above-mentioned problems, and includes a plurality of memory cells, a first current supply circuit that supplies a holding current for holding stored information to each memory cell, and a peripheral circuit of the memory cell. , a second current supply circuit that supplies current to the peripheral circuit, and when a predetermined voltage that is significantly higher or significantly lower than the normal input level is applied to a predetermined input terminal, from the second current supply circuit. The invention is characterized in that it is equipped with a circuit that prohibits the current supply.
所定の入力端子に通常の入力レベルより大幅に高い所定
電圧あるいは大幅に低い所定電圧が印加された場合は周
辺回路への電流供給を禁止するようにしているため、長
時間書込み、読出し等の動作を行わない場合等にこのよ
うな所定電圧を所定の入力端子に印加するようにシステ
ムを構成しておけば消費電力を大幅に低減できることに
なる。If a predetermined voltage that is significantly higher or significantly lower than the normal input level is applied to a predetermined input terminal, current supply to the peripheral circuits is prohibited, so long-term write, read, etc. If the system is configured so that such a predetermined voltage is applied to a predetermined input terminal when the input terminal is not used, power consumption can be significantly reduced.
以下図面を用いて本発明の詳細な説明を行う。 The present invention will be described in detail below using the drawings.
第１図は本発明の一実施例の全体を概略的に表わしてい
る。同図において、ＩＯはＥＣＬ ＲＡＭ、１２は複数
のメモリセルを配列して成るメモリセルア乎レイ、１４
は各メモリセルに記憶情報保持用の保持電流を供給する
電流源、１６は書込み。FIG. 1 schematically represents an embodiment of the invention as a whole. In the figure, IO is an ECL RAM, 12 is a memory cell array formed by arranging a plurality of memory cells, and 14 is a memory cell array.
16 is a current source that supplies a holding current for holding stored information to each memory cell, and 16 is a write circuit.
読出し回路、アドレス選択を行うデコーダ回路、及び入
出力ゲート、バ・２７１回路等の周辺回路、１８は周辺
回路１６へ電流を供給する電流源の電流制御用トランジ
スタをそれぞれ示している。これらのトランジスタ１８
のベースは基準電圧発生回路２０に接続されており、こ
の回路２０から出力される基準電圧ＶＲによって通常は
供給電流を一定に維持する制御が行われる。基準電圧発
生回路２０はＥＣＬ ＲＡＭ １０が元から備えている
所定の入力端子２２、例えばチップセレクト信号の入力
端子、に接続°されている。入力端子２２に通常の人力
レベルより大幅に高いかあるいは低い所定電圧が印加さ
れると、基準電圧発生回路２０は周辺回路１６への電流
供給をしゃ断するような信号をトランジスタ１８に送る
。この点については第２図〜第９図を用いて詳細に説明
する。Peripheral circuits such as a readout circuit, a decoder circuit for selecting an address, an input/output gate, a bar-271 circuit, and 18 indicate a current control transistor of a current source that supplies current to the peripheral circuit 16, respectively. These transistors 18
The base of is connected to a reference voltage generation circuit 20, and the reference voltage VR output from this circuit 20 normally controls to maintain the supplied current constant. The reference voltage generation circuit 20 is connected to a predetermined input terminal 22 originally provided in the ECL RAM 10, for example, an input terminal for a chip select signal. When a predetermined voltage that is significantly higher or lower than the normal human power level is applied to the input terminal 22, the reference voltage generating circuit 20 sends a signal to the transistor 18 to cut off the current supply to the peripheral circuit 16. This point will be explained in detail using FIGS. 2 to 9.
第２図は第１図の基準電圧発生回路２０の一構成例を表
わしている。周辺回路１６の電流源用基準電圧を発生す
る回路は従来より存在しており、これは、第２図の回路
から破線２４で囲む部分を除いたものである。この回路
は２６ 、２８ 、３０で示す３つの部分からなる。即
ち、２６で示す部分は、電源電圧ＶＥＥよりダイオード
Ｄ１及びＤ２の順方向電圧だけ高い基準電圧■Ｒ□を発
生する回路であり、２８の部分は、電源電圧ＶＥＲに関
してフィードバック制御を行い、電源電圧νＩｌ！Ｅが
変化しても一定の電流を供給できるような基準電圧ｖＲ
２を発生する回路であり、３０の部分は、温度が変化し
ても一定の電流を供給できるように温度補償した基準電
圧ＶＲ３を発生する回路である。FIG. 2 shows an example of the configuration of the reference voltage generating circuit 20 shown in FIG. A circuit for generating a reference voltage for the current source of the peripheral circuit 16 has conventionally existed, and this is the circuit shown in FIG. 2 except for the portion surrounded by a broken line 24. This circuit consists of three parts, designated 26, 28, and 30. That is, the part indicated by 26 is a circuit that generates a reference voltage ■R□ which is higher than the power supply voltage VEE by the forward voltage of diodes D1 and D2, and the part 28 performs feedback control regarding the power supply voltage VER, and the power supply voltage νIl! A reference voltage vR that can supply a constant current even if E changes.
2, and the part 30 is a circuit that generates a temperature-compensated reference voltage VR3 so that a constant current can be supplied even if the temperature changes.
このような従来の回路に本実施例では破線２４で囲む回
路が付加されている。端子３２はＥＣＬＲＡＭ １０の
入力端子２２へ接続されており、この入力端子２２へは
通常の入力レベルとして“Ｈ″レヘルｖ工Ｈ＝ −０，
８５ｖ 、 ” ｔ、”Ｌ／ ヘ／Ｌ／ ＶＩＬ ＝
１ 、７５Ｖの信号が印加される。さらに、入力端子
２２にはこのＥＣＬ ＲＡＭ １０を長時間アクセスす
ることがない場合待機状態であるとして、通常の入力レ
ベルより大幅に高いレベルの信号、本実施例ではＯＶの
信号、が印加される。第３図はこれらの信号を表わして
いる。In this embodiment, a circuit surrounded by a broken line 24 is added to such a conventional circuit. The terminal 32 is connected to the input terminal 22 of the ECLRAM 10, and the input terminal 22 has a normal input level of "H" level H=-0,
85v, "t,"L/H/L/VIL=
1, a 75V signal is applied. Further, when the ECL RAM 10 is not accessed for a long time, it is assumed that the ECL RAM 10 is in a standby state, and a signal at a level significantly higher than the normal input level, in this embodiment, an OV signal is applied to the input terminal 22. . FIG. 3 represents these signals.
通常の人力レベルの信号が印加された場合、例えば″Ｈ
″レベルの信号（Ｖ ＝−０，８５Ｖ）が印加された
場合、トランジスタＴ１がオンとなり、トランジスタの
ペースエミッタ間電圧降下は０．８Ｖ程度であるから、
トランジスタＴ２のベースに印加される電圧は−１，６
５Ｖ程度となる。一方、ダイオードＤ３とトランジスタ
Ｔ２のエミッタベース間の電圧降下は１．６ Ｖ程度で
あるのでこのトランジスタＴ２はオンとなり、従ってト
ランジスタＴ３もオンとなる。その結果、トランジスタ
Ｔ４〜Ｔ６は全てオフとなるから、基準電圧発生回路路
１６に電流供給が行われる。“Ｌ”レベルの信号が印加
された場合も同様である。For example, when a normal human power level signal is applied,
'' level signal (V = -0.85V), transistor T1 turns on, and the voltage drop between the transistor's emitter and emitter is about 0.8V.
The voltage applied to the base of transistor T2 is -1,6
It will be about 5V. On the other hand, since the voltage drop between the diode D3 and the emitter base of the transistor T2 is about 1.6 V, the transistor T2 is turned on, and therefore the transistor T3 is also turned on. As a result, all of the transistors T4 to T6 are turned off, so that current is supplied to the reference voltage generation circuit 16. The same applies when an "L" level signal is applied.
端子３２゛にＯＶの信号が印加されると、トランジスタ
Ｔ１がオンしてもトランジスタＴ２のベースに印加され
る電圧は−０，８ｖ程度となるため、このトランジスタ
Ｔ２はオフとなり、従ってトランジスタＴ３もオフとな
る。その結果トランジスタＴ４〜Ｔ６が全てオンとなる
。これにより、ＶＲ１＃ ＶＢ２ ｐ及びＶＢ３はいず
れもＶＦ、Ｆ、ニ近イ電圧となり、その結果、周辺回路
用電流源のトランジスタ１８が全てオフとなって周辺回
路１６の電流供給がしゃ断される。When an OV signal is applied to the terminal 32', even if the transistor T1 is turned on, the voltage applied to the base of the transistor T2 is about -0.8V, so the transistor T2 is turned off, and therefore the transistor T3 is also turned off. It turns off. As a result, transistors T4 to T6 are all turned on. As a result, VR1#VB2p and VB3 both become voltages close to VF, F, and as a result, all the transistors 18 of the peripheral circuit current source are turned off, and the current supply to the peripheral circuit 16 is cut off.
第４図は第３図に示す如きレベルの信号を発生する回路
の一例を示しており、このＥＣＬ ＲＡＭ １０を含む
システムに備えられるものである。第５図（Ｂ）に示す
如きチップセレクト信号（ＣＳ信号）はインバータ３４
を介して出力される。一方、ＥＣＬ ＲＡＭ １０を長
時間アクセスしないような場合線、これが待機状態であ
るとして、第５図（Ａ）に示す如く“Ｈ″レベルパワー
ダウンモード制御信号が発生せしめられ、インバータ３
６及びダイオード３８を介してトランジスタ４０のベー
スに印加される。その結果、パワーダウンモード時はト
ランジスタ４０がオンとなって出力が強制的にＯｖとな
る。従ってこの回路からは第５図（Ｃ）に示す如き信号
がチップセレクト信号として最終的に出力されることと
なる。FIG. 4 shows an example of a circuit that generates a signal of the level shown in FIG. 3, which is included in a system including this ECL RAM 10. The chip select signal (CS signal) as shown in FIG. 5(B) is sent to the inverter 34.
Output via . On the other hand, if the ECL RAM 10 is not accessed for a long time, and it is assumed that it is in a standby state, an "H" level power down mode control signal is generated as shown in FIG. 5(A), and the inverter 3
6 and to the base of transistor 40 via diode 38. As a result, in the power down mode, the transistor 40 is turned on and the output is forced to Ov. Therefore, a signal as shown in FIG. 5(C) is finally output from this circuit as a chip select signal.
第６図は第１図の基準電圧発生回路２０の他の構成例を
表わしている。この例は、通常の入力レベルｖ１Ｈ１Ｖ
１Ｌ、Ｊ１．り大幅に低いＶＥＥ （第７図参照）が端
子３２に印加された場合にのみトランジスタＴ４〜Ｔ６
がオンとなるように構成されている。その他の構成及び
動作は、第２図の回路にほぼ準じている。FIG. 6 shows another example of the configuration of the reference voltage generating circuit 20 shown in FIG. 1. In FIG. This example shows the normal input level v1H1V
1L, J1. Transistors T4-T6 only if a significantly lower VEE (see FIG. 7) is applied to terminal 32.
is configured so that it is turned on. Other configurations and operations are substantially similar to the circuit shown in FIG.
第８図は第７図に示す如きレベルの信号を発生する回路
例である。第４図の如きゲートで構成するとＶＥＲを発
生することが難しいため、第８図のようにＥＣＬ回路で
構成されている。機能及び動作等については第４図の場
合とほぼ同じである。FIG. 8 shows an example of a circuit that generates a signal of the level shown in FIG. Since it is difficult to generate VER when constructed with gates as shown in FIG. 4, it is constructed with an ECL circuit as shown in FIG. 8. Functions, operations, etc. are almost the same as those in FIG. 4.
第９図は、第８図の入力及び出力信号のタイムチャート
であり、（Ａ）はパワーダウンモード制御信号、（Ｂ）
は入力するチップセレクト信号、（Ｃ）は最終的にこの
回路から出力されＥＣＬ ＲＡＭ１０の入力端子２２に
送られるチップセレクト信号である。FIG. 9 is a time chart of the input and output signals in FIG. 8, where (A) is the power down mode control signal, (B)
is an input chip select signal, and (C) is a chip select signal that is finally output from this circuit and sent to the input terminal 22 of the ECL RAM 10.
以上説明したように本発明によれば、所定の入力端子に
通常の入力レベルより大幅に高いかあるいは低い所定電
圧が印加された場合は周辺回路への電流供給を禁止する
ようにしているため、長時間そのＲＡＭをアクセスしな
い場合にそのＲＡＭのメモリセルアレイ周辺回路への電
流供給をしゃ断でき、その分、電力を低減できる。特に
ＦＩＣＬＲＡＭでは、周辺回路での電力消費が非常に大
きいため、本発明によれば消費電力を大幅に少くするこ
とができる。その結果配線容量を小さくでき、また発熱
を低く抑えることができる。しかも本発明によれば従来
から用いられている入力端子を共用することができるの
で新たに入力端子を追加する必要が全くない。As explained above, according to the present invention, if a predetermined voltage that is significantly higher or lower than the normal input level is applied to a predetermined input terminal, current supply to the peripheral circuits is prohibited. When the RAM is not accessed for a long time, the current supply to the peripheral circuits of the memory cell array of the RAM can be cut off, and power can be reduced accordingly. In particular, in FICLRAM, the power consumption in the peripheral circuits is very large, so according to the present invention, the power consumption can be significantly reduced. As a result, the wiring capacitance can be reduced and heat generation can be kept low. Moreover, according to the present invention, since the conventionally used input terminals can be shared, there is no need to add any new input terminals.
第１図は本発明の一実施例の全体の概略構成図、第２図
は基準電圧発生回路の一例の回路図、第３図は第２図の
基準電圧発生回路に印加される信号の波形図、第４図は
第３図の信号を発生する回路例のブロック図、第５図は
第４図の回路における信号のタイムチャート、第６図は
基準電圧発生回路の他の例の回路図、第７図は第６図の
基準電圧発生回路に印加される信号の波形図、第８図は
第７図の信号を発生する回路例の回路図、第９図は第８
図の回路における信号のタイムチャートである。
１０・−ＥＣＬ ＲＡＭ、 １２−・・メモリセル
アレイ、１４−電流源、 １６−周辺回路、１８
・−トランジスタ、 ２０−基準電圧発生回路、２２−
・入力端子。FIG. 1 is an overall schematic configuration diagram of an embodiment of the present invention, FIG. 2 is a circuit diagram of an example of a reference voltage generation circuit, and FIG. 3 is a waveform of a signal applied to the reference voltage generation circuit of FIG. 2. Figure 4 is a block diagram of an example of a circuit that generates the signal shown in Figure 3, Figure 5 is a time chart of signals in the circuit shown in Figure 4, and Figure 6 is a circuit diagram of another example of the reference voltage generation circuit. , FIG. 7 is a waveform diagram of the signal applied to the reference voltage generation circuit of FIG. 6, FIG. 8 is a circuit diagram of an example circuit that generates the signal of FIG. 7, and FIG.
5 is a time chart of signals in the circuit shown in the figure. 10--ECL RAM, 12--memory cell array, 14-current source, 16-peripheral circuit, 18
・-transistor, 20-reference voltage generation circuit, 22-
・Input terminal.
Claims (1)
持用の保持電流を供給する第１電流供給回路と、前記メ
モリセルの周辺回路と、該周辺回路に電流を供給する第
２電流供給回路と、所定の入力端子に通常の入力レベル
より大幅に高い所定電圧あるいは大幅に低い所定電圧が
印加された場合は前記第２電流供給回路からの電流供給
を禁止する回路とを備えたことを特徴とする半導体記憶
装置。 ２、前記禁止回路が、前記第２電流供給回路の供給電流
を制御する基準電圧を発生する回路である特許請求の範
囲第１項記載の半導体記憶装置。[Claims] 1. A plurality of memory cells, a first current supply circuit that supplies a holding current for holding stored information to each memory cell, a peripheral circuit of the memory cell, and a current supply circuit that supplies current to the peripheral circuit. a second current supply circuit for supplying current; and a circuit that prohibits current supply from the second current supply circuit when a predetermined voltage that is significantly higher or significantly lower than a normal input level is applied to a predetermined input terminal. A semiconductor memory device comprising: 2. The semiconductor memory device according to claim 1, wherein the inhibition circuit is a circuit that generates a reference voltage for controlling the supply current of the second current supply circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59120669A JPS61995A (en) | 1984-06-14 | 1984-06-14 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59120669A JPS61995A (en) | 1984-06-14 | 1984-06-14 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61995A true JPS61995A (en) | 1986-01-06 |
Family
ID=14791984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59120669A Pending JPS61995A (en) | 1984-06-14 | 1984-06-14 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61995A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4905197A (en) * | 1985-03-18 | 1990-02-27 | Nec Corporation | Semiconductor memory having circuitry for discharging a digit line before verifying operation |
-
1984
- 1984-06-14 JP JP59120669A patent/JPS61995A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4905197A (en) * | 1985-03-18 | 1990-02-27 | Nec Corporation | Semiconductor memory having circuitry for discharging a digit line before verifying operation |
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