JPS6197976A - Semiconductor integrated circuit device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 230000005669 field effect Effects 0.000 claims abstract description 44
- 230000006386 memory function Effects 0.000 claims description 7
- 230000000694 effects Effects 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 5
- 239000002784 hot electron Substances 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 244000025254 Cannabis sativa Species 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Read Only Memory (AREA)
Abstract
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するものであり、特
に、不揮発性記憶機能を備えた半導体集積回路装置に適
用して有効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a semiconductor integrated circuit device, and particularly to a technique that is effective when applied to a semiconductor integrated circuit device having a nonvolatile memory function.
Ｃ背景技術］
不揮発性記憶機能を備えた半導体集積回路装置として、
フローティングゲート電極を有する電界効果トランジス
タをメモリセルとするＥＰＲＯＭが一般的に使用されて
いる。C Background Art] As a semiconductor integrated circuit device with a non-volatile memory function,
EPROMs whose memory cells are field effect transistors having floating gate electrodes are commonly used.
ＥＰＲＯＭは、動作時間の高速化を図るために、書き込
み効率と読み出し効率とを向上する必要がある。In order to speed up the operation time of EPROM, it is necessary to improve write efficiency and read efficiency.
書き込み効率は、電界効果トランジスタに晶いｌ！Ｆき
込み電圧を印加し、ドレイン領域近傍における電界強度
を高めてホットエレクトロンの発生量とそのフローティ
ンクゲート電極への注入量を増大することにより向上す
ることができる。The writing efficiency is better than that of a field effect transistor! This can be improved by applying an F input voltage to increase the electric field strength near the drain region to increase the amount of hot electrons generated and the amount of hot electrons injected into the floating gate electrode.
読み出し効率は、電界効果トランジスタに高い読み出し
電圧を印加し、チャネル電流を大きくすことにより向上
することができる。Read efficiency can be improved by applying a high read voltage to the field effect transistor and increasing the channel current.
しかしながら、かかる技術における検討の結果、本発明
者は、以下の理由によって、電気的信頼性を損なうので
、書き込み効率及び読み出し効率を一度に向上すること
ができないという問題点を見い出した。すなわち、ホッ
トエレクトロンの発生量を増大させて書き込み効率を向
上すると、読み出し動作に際してホットエレクトロンが
発生し易すくなり、誤書き込みを生じてしまうからであ
る。However, as a result of studies on this technology, the inventors of the present invention found that the writing efficiency and the reading efficiency cannot be improved at the same time because the electrical reliability is impaired due to the following reason. That is, if the write efficiency is improved by increasing the amount of hot electrons generated, hot electrons will be more likely to be generated during a read operation, resulting in erroneous writing.
なお、不揮発性記憶機能を備えた半導体集積回路装置の
動作原理については、雑誌、日経マグロウヒル社発行「
日経エレクトロニクス４１９８１年１月５日号、ｐｉａ
＋〜を参照されたい。Regarding the operating principles of semiconductor integrated circuit devices equipped with non-volatile memory functions, please refer to the magazine Nikkei McGraw-Hill Publishing Co., Ltd.
Nikkei Electronics 4 January 5, 1981 issue, pia
Please refer to ＋～.
［発明の目的〕
本発明の目的は、不揮発性記憶機能を備えた半導体集積
回路装置において、情報の書き込み効率及び読み出し効
率を向上することが可能な技術を提供することにある。[Object of the Invention] An object of the present invention is to provide a technique that can improve the efficiency of writing and reading information in a semiconductor integrated circuit device having a nonvolatile memory function.
本発明の他の目的は、不揮発性記憶機能を鉗えた半導体
集積回路装置において、動作時間の高速化を図ることが
可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of speeding up the operating time in a semiconductor integrated circuit device equipped with a nonvolatile memory function.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
［発明の概要コ
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。[Summary of the Invention] Among the inventions disclosed in this application, a brief outline of typical inventions is as follows.
すなわち、情報の書込素子をＰチャネルの電界効果トラ
ンジスタとし、読出素子をｎチャネルの電界効果トラン
ジスタとしてＥＰＲＯＭのメモリセルを構成することに
より、それぞれの素子を独立に最適に設計することがで
きるので、書き込み効率及び読み出し効率を一度に向上
することができる。That is, by configuring an EPROM memory cell with a P-channel field effect transistor as the information write element and an N-channel field effect transistor as the read element, each element can be designed independently and optimally. , writing efficiency and reading efficiency can be improved at the same time.
以下１本発明の構成について、本発明を、ＥＦＲＯＭに
適用した一実施例とともに説明する。The configuration of the present invention will be described below along with an embodiment in which the present invention is applied to an EFROM.
［実施例］
第１図は、本発明の一実施例を説明するためのＥＦＲＯ
Ｍのメモリセルアレイを示す等価回路図である。[Example] FIG. 1 shows an EFRO for explaining an example of the present invention.
FIG. 3 is an equivalent circuit diagram showing an M memory cell array.
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。In addition, in all the figures of the embodiment, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
第１図において、１はＸデコーダであり、後述する所定
のワード線を選択し、そのワード線に接続された所定の
メモリセルを” ＯＮ ”させるためのものである。In FIG. 1, reference numeral 1 denotes an X decoder, which selects a predetermined word line, which will be described later, and turns on a predetermined memory cell connected to the word line.
２はＹデコーダであり、後述する所定のデータ線を選択
し、そのデータ線に情報となる電圧を印加するためのも
のである。2 is a Y decoder for selecting a predetermined data line, which will be described later, and applying a voltage serving as information to the data line.
３Ａ、３Ｂは書き込み回路であり、後述する所定のワー
ド線及びデータ線を選択し、そのワード線及びデータ線
に接続された所定のメモリセルに情報を書き込むための
ものである。3A and 3B are write circuits for selecting a predetermined word line and data line, which will be described later, and writing information into a predetermined memory cell connected to the word line and data line.
４はセンスアンプであり、データ線に接続された所定の
メモリセルの情報を読み出すためのものである。A sense amplifier 4 is used to read information from a predetermined memory cell connected to the data line.
ＷＬ １．ＷＬ２ 、 ・・・、ＷＬｍはワード線であ
り、その一端がＸデコーダ１に接続され他端が書き込み
回路３Ａに接続され、Ｘ方向に延在してＹ方向に複数本
設けられている。ワードｉＷＬは、それに接続されたメ
モリセルを” ＯＮ ”させるためのものである。WL 1. WL2, . . . , WLm are word lines, one end of which is connected to the X decoder 1, the other end of which is connected to the write circuit 3A, and a plurality of word lines are provided extending in the X direction and in the Y direction. Word iWL is for turning on the memory cell connected to it.
ＤＬ＋ □、ＤＬ＋ ２ 、 ・”＋ ＤＬｎ ｌ、Ｄ
Ｌｎ２はデータ線であり、その一端がＹデコーダ２、書
込み回路３Ｂ及びセンスアンプ４に接続され、Ｙ方向に
延在してＸ方向に複数本設けられている。DL+ □, DL+ 2, ・”+ DLn l, D
Ln2 is a data line, one end of which is connected to the Y decoder 2, the write circuit 3B, and the sense amplifier 4, and a plurality of lines extending in the Y direction are provided in the X direction.
データ線ＤＬは・、それに接続されたメモリセルに情報
を書き込み又は情報を読み出すためのものである。The data line DL is used to write information to or read information from the memory cells connected thereto.
ＭＩ Ｉ 、ＭＩ２、−、Ｍｎｍはメモリセルであり、
ワード１１ＡＷＬとデータ線ＤＬとの所定交差部に複数
配置されて設けられている。メモリセルＭは、少なくと
もそ九ぞれのフローティングゲート電極が電気的に接続
されたＰチャネルの電界効果トランジスタＱＰとｎチャ
ネルの電界効果トランジスタＱｎとによって構成されて
いる。メモリセルＭは、” １ ”、” ｏ ”の情報
を保持するためのものである。MI I , MI2, -, Mnm are memory cells,
A plurality of them are arranged at predetermined intersections between the word 11AWL and the data line DL. The memory cell M is constituted by a P-channel field effect transistor QP and an N-channel field effect transistor Qn, each of which has at least nine floating gate electrodes electrically connected to each other. The memory cell M is for holding information of "1" and "o".
そして、メモリセルＭは、マトリックス状に復数配置さ
れ、メモリセルアレイを構成している。The memory cells M are arranged in multiple numbers in a matrix to form a memory cell array.
次に、本実施例の具体的な構造について説明する。Next, the specific structure of this embodiment will be explained.
第２図は１本発明の一実施例を説明するためのＥＰＲＯ
Ｍのメモリセルアレイを示す要部平面図、第３図は、第
２図の■−■切断線における断面図。Figure 2 is an EPRO diagram for explaining one embodiment of the present invention.
FIG. 3 is a sectional view taken along the line 2--2 in FIG. 2; FIG.
第４図は、第２図のＩＶ−ｒＶ切断線における断面図で
ある。なお、第２図は１本実施例の構成をわかり易すく
するために、各導電層間に設けられるフィールド絶縁膜
以外の絶縁膜は図示しない。FIG. 4 is a sectional view taken along the line IV-rV in FIG. 2. In FIG. 2, in order to make the structure of this embodiment easier to understand, insulating films other than the field insulating film provided between each conductive layer are not shown.
第２図乃至第４図において、５は単結晶シリコンからな
るｐ−型の半導体基板、６は半導体素子間を電気的に分
ｎ１するフィールド絶縁膜である。In FIGS. 2 to 4, 5 is a p-type semiconductor substrate made of single crystal silicon, and 6 is a field insulating film that electrically divides n1 between semiconductor elements.
７は半導体プレートであり、フィールド絶縁膜６の所定
上部に設けられている。半導体プレー１へ７は、メモリ
セルを構成するｐチャネルの電界効果トランジスタを構
成するためのものである。半導体プレート７は、ＣＶＤ
技術で形成した多結晶シリコン膜又は該多結晶シリコン
膜にレーザアニールを施した単結晶シリコン膜を用いる
。A semiconductor plate 7 is provided on a predetermined upper part of the field insulating film 6. Semiconductor plates 1 to 7 are for forming p-channel field effect transistors forming memory cells. The semiconductor plate 7 is a CVD
A polycrystalline silicon film formed by a technique or a single crystalline silicon film obtained by subjecting the polycrystalline silicon film to laser annealing is used.
８Ａ又は８Ｂは絶縁膜であり、半導体素子形成領域の半
導体基板５の主面上部又は半導体プレート７の主面上部
に設けられている。絶縁膜８Ａ、８Ｂは、主として、電
界効果トランジスタのゲート絶縁膜を構成するためのも
のである。8A or 8B is an insulating film, which is provided on the upper main surface of the semiconductor substrate 5 or the upper main surface of the semiconductor plate 7 in the semiconductor element formation region. The insulating films 8A and 8B are mainly used to constitute a gate insulating film of a field effect transistor.
９は導電層であり、メモリセル毎の絶縁膜８Ａ、８Ｂの
所定の上部に設けられている。導電層９は、フローティ
ングゲート電極を構成するだめのものである。A conductive layer 9 is provided on a predetermined upper part of the insulating films 8A and 8B for each memory cell. The conductive layer 9 is only a part of the floating gate electrode.
ｌＯは絶縁膜であり、導電層９を覆うように設けられて
いる。絶縁膜１０は、主として、電界効果トランジスタ
のゲート絶縁膜を構成するための′ものである。IO is an insulating film and is provided to cover the conductive layer 9. The insulating film 10 is mainly used to constitute a gate insulating film of a field effect transistor.
１１は導電層であり、絶縁膜ｌＯを介して列方向（Ｘ方
向）に配置された導電層９の上部及びフィールド絶は膜
６の上部に設けられている。導電層１１は、コントロー
ルゲート電極及びワード線（ＷＬ）を構成するためのも
のである。A conductive layer 11 is provided above the conductive layer 9 arranged in the column direction (X direction) with an insulating film lO interposed therebetween, and above the field insulation film 6. The conductive layer 11 is for forming a control gate electrode and a word line (WL).
導電Ｆ７Ｊ９．１１は、ＣＶＤ技術で形成した多結晶シ
リコン膜に抵抗値を低減するための不純物を導入したも
のを用いる。また、導電層１１は、高トニ点金属膜又は
シリサイド膜で構成してもよい。The conductive F7J9.11 uses a polycrystalline silicon film formed by CVD technology into which impurities are introduced to reduce the resistance value. Furthermore, the conductive layer 11 may be formed of a high-toni point metal film or a silicide film.
１２は絶係膜であり、導電ｍ９．１１を覆うように設け
られている。絶、ａｌｌ！Ｊ１２は、フローティングゲ
ート電極（導電層９）に保持される情報となる電荷の保
持特性を向上するためのものである。Reference numeral 12 denotes an insulating film, which is provided so as to cover the conductive m9.11. Absolutely, all! J12 is for improving the retention characteristic of charges serving as information retained in the floating gate electrode (conductive layer 9).
１３はｎ＋型の半導体領域であり、導電層９．１１の両
側部の半導体基板Ｓ主面部に設けられて・ いる。半導
体領域１３は、ｎチャネルの電界効果トランジスタを構
成するためのものである。Reference numeral 13 denotes an n+ type semiconductor region, which is provided on the main surface of the semiconductor substrate S on both sides of the conductive layer 9.11. The semiconductor region 13 is for forming an n-channel field effect transistor.
１４はＰ＋型の半導体領域であり、導電層９．１１の両
側部の半導体プレー１−７主面部に設けられている。半
導体領域１４は、ｐチャネルの電界効果トランジスタを
構成するためのものである。Reference numeral 14 denotes a P+ type semiconductor region, which is provided on the main surface of the semiconductor plate 1-7 on both sides of the conductive layer 9.11. The semiconductor region 14 is for forming a p-channel field effect transistor.
ｎチャネルの電界効果トランジスタＱｎは、主として、
半導体基板５、絶縁膜８Ａ、１０、導電層９，１１及び
一対の半導体領域１３によって、ｔｌ；成されている。The n-channel field effect transistor Qn is mainly composed of:
The semiconductor substrate 5, the insulating films 8A and 10, the conductive layers 9 and 11, and the pair of semiconductor regions 13 form tl;.
ｐチャネルの電界効果トランジスタＱｐは、主として、
半導体プレート７、絶縁膜８Ｂ、１０゜導電層９．１１
及び一対の半導体領域１４によって構成されている。The p-channel field effect transistor Qp is mainly composed of:
Semiconductor plate 7, insulating film 8B, 10° conductive layer 9.11
and a pair of semiconductor regions 14.
そして、メモリセルＭは、少なくともそれぞれの導電層
９（フローティングゲート電極）が電気的に接続された
電界効果トランジスタＱｎと電界効果トランジスタＱｐ
とによって構成されている。The memory cell M includes at least a field effect transistor Qn and a field effect transistor Qp to which respective conductive layers 9 (floating gate electrodes) are electrically connected.
It is composed of.
電界効果トランジスタＱ ｎは、情報の読出素子として
用いる。これは、電界効果トランジスタＱＰに比べ、キ
ャリアのモビリティ （移動度）が大きいので、読み出
し効率を向上することができるからである。The field effect transistor Qn is used as an information read element. This is because carrier mobility is greater than in the field effect transistor QP, so readout efficiency can be improved.
電界効果トランジスタＱｐは、情報の書込素子として用
いる。これは、第５図に示すように、電界効果Ｉ・ラン
ジスタＱｎに比べ、その発生量に対するホットエレクト
ロンの注入量が大きいので。The field effect transistor Qp is used as an information writing element. This is because, as shown in FIG. 5, the amount of hot electrons injected is larger than that of the field effect I transistor Qn.
１トき込み効率を向上することができるからである。This is because it is possible to improve the efficiency of one feeding.
第５図は、フローティングゲート電流ｒＧｃＡＥ又は基
Ｆｉ主電流ＢＢ［Ａ］のコントロールゲート電圧ＶＧ
［Ｖ］依存性を示す図である。FIG. 5 shows the control gate voltage VG of the floating gate current rGcAE or the main Fi current BB[A].
It is a figure showing [V] dependence.
基板電流ＩＢＢは、半導体基、［Ｓで検出される電流値
を示しており、ホットホール（又はホットエレクトロン
）の発生量を示している。フローティングゲート電流Ｉ
Ｇｐは、電界効果トランジスタＱｐの導電ｍ９で検出さ
九る電流量を示しており、ホットエレクトロンの注入量
、すなわち、書き込み効率を示している。フローティン
グゲート電流ＩＧｎは、電界効果トランジスタＱｎの導
電ｍ９で検出される電流量を示しており、ホットエレク
トロンの注入量、すなわち、書き込み効率を示している
。フローティングゲート電流ＩＧｐは、コントロールゲ
ート電圧ＶＧが１．５〜２．０ＥＶｊ付近の低電圧でホ
ットエレクトロンの注入量の最大ピーク値がある。これ
によって、Ｐチャネルの電界効果トランジスタＱρは、
読み出し動作と同様に、例えば、 ５．０ ［Ｖ］程度
の書き込み電圧で書き込み動作をすることがてきる。The substrate current IBB indicates the current value detected in the semiconductor substrate [S, and indicates the amount of hot holes (or hot electrons) generated. floating gate current I
Gp indicates the amount of current detected by the conduction m9 of the field effect transistor Qp, and indicates the amount of hot electron injection, that is, the write efficiency. The floating gate current IGn indicates the amount of current detected in the conduction m9 of the field effect transistor Qn, and indicates the amount of hot electron injection, that is, the write efficiency. The floating gate current IGp has a maximum peak value of the amount of hot electrons injected when the control gate voltage VG is at a low voltage around 1.5 to 2.0 EVj. As a result, the P-channel field effect transistor Qρ becomes
Similarly to the read operation, the write operation can be performed with a write voltage of about 5.0 [V], for example.
１５は絶縁膜、１６は接続孔であり、半導体領域１３又
１；ｔ１４上部（７）花１１ｖ８Ａ、１５又４．ｔ８Ｂ
、１５を除去して設けら、れでいる。15 is an insulating film, 16 is a connection hole, semiconductor region 13 or 1; t14 upper part (7) flower 11v8A, 15 or 4. t8B
, 15 are removed.
１７は導電層であり、接続孔１６を通して半導体領域１
３又は１４に電気的に接続されている。17 is a conductive layer, which connects the semiconductor region 1 through the connection hole 16.
3 or 14.
導電層１７は、グランド線ＧＬを構成するためのもので
ある。The conductive layer 17 is for configuring the ground line GL.
１８は絶縁膜、１９は接続孔であり、半導体領域１３又
は１４上部の絶縁膜８Ａ、１５．１８又は８Ｂ、１５．
１８を除去して設けられている。18 is an insulating film, 19 is a contact hole, and the insulating film 8A, 15.18 or 8B, 15.18 above the semiconductor region 13 or 14.
18 is removed.
２０は導′ｌｙＬ層であり、接続孔１９を通して半導体
領域１３又は１４に電気的に接続されている。Reference numeral 20 denotes a conductor layer, which is electrically connected to the semiconductor region 13 or 14 through the connection hole 19.
導電Ｍ２０は、データ線ＤＬを構成するためのものであ
る。The conductor M20 is for forming the data line DL.
導電５１７．２０は、例えば、スパッタ技術で形成した
アルミニウム膜を用いる。For the conductor 517.20, for example, an aluminum film formed by sputtering technology is used.
なお１本実施例では、電界効果トランジスタＱ＋１を半
導体基板５に溝成し、電界効果トランジスタＱｐを半導
体プレート７に構成したが、それらを逆に（ｊπ成して
もよい。In this embodiment, the field effect transistor Q+1 is formed into a groove in the semiconductor substrate 5, and the field effect transistor Qp is formed in the semiconductor plate 7, but they may be formed in the opposite manner (jπ).
また、本実施例では、グランド線ＧＬを導電層１７で構
成したが、半導体領域１３と一体化さＪした半導体領域
で構成してもよい。Further, in this embodiment, the ground line GL is formed of the conductive layer 17, but it may be formed of a semiconductor region integrated with the semiconductor region 13.
［効果］
以上説明したように、本願によって開示された新規な技
術によれば、不揮発性記憶機能を備えた半導体集積回路
装置において、以下に述べるような効果を１■ることが
できる。[Effects] As explained above, according to the novel technology disclosed in the present application, the following effects can be achieved in a semiconductor integrated circuit device having a nonvolatile memory function.
（１）メモリセルの情報の読出素子をｎチャネルの電界
効果トランジスタにすることにより、モビリティが大き
いので、読み出し効率を向上することができる。(1) By using an n-channel field effect transistor as the information read element of the memory cell, the mobility is large, so read efficiency can be improved.
（２）メモリセルの情報の書込素子をｐチャネルの電界
効果１−ランジ不夕にすることにより、ホットエレクト
ロンの注入量が大きいので、書き込み効率を向上するこ
とができる。(2) By making the information writing element of the memory cell a p-channel field effect 1-range type, the amount of hot electrons injected is large, so that the writing efficiency can be improved.
（３）メモリセルの情報の？！Ｆ込素平素子チャネルの
電界効果トランジスタにすることにより、ホットエレク
トロンの注入量の最大ピーク値が低いので、低電圧で書
き込み動作をすることができる。(3) Memory cell information? ! By using a field effect transistor with an F-containing plain element channel, the maximum peak value of the amount of hot electron injection is low, so that a write operation can be performed at a low voltage.
（４）前記（１）及び（２）により、メモリセルの情報
の書込素子をｐチャネルの電界効果トランジスタとし、
続出素子をｌ）チャネルの電界効果トランジスタとする
ことにより、それぞれの素子を独立に最適に設計するこ
とができるので、吉き込み効率及び読み出し効率を一度
に向上することができる。(4) According to (1) and (2) above, the information writing element of the memory cell is a p-channel field effect transistor,
By using the successive elements as (1) channel field effect transistors, each element can be independently and optimally designed, so that the input efficiency and the readout efficiency can be improved at the same time.
（５）前記（４）により、書き込み効率及び読み出し効
率を一度に向上することができるので、岩。(5) According to (4) above, writing efficiency and reading efficiency can be improved at the same time.
き込み動作時間及び読み出し動作時間を短縮し、高速化
を図ることができる。The writing operation time and the reading operation time can be shortened and the speed can be increased.
以上１本発明者によってなされた発明を、前記実施例に
もとずき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく１．その要旨を逸脱しない範囲
において、種々変形し得ることは勿論である。1. The invention made by the present inventor has been specifically explained above based on the above embodiments, but the present invention is not limited to the above embodiments. Of course, various modifications may be made without departing from the gist thereof.
例えば、前記実施例の１ｒ界効果トランジスタをＬ Ｄ
Ｄ （Ｌｉｇｈシｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
ｊｌ造で（１カ成してもよい。For example, the 1r field effect transistor of the above embodiment is L D
D (Light Doped Drain)
(You can also make one piece.)
第１図は、本発明の一実施例を説明するためのＥＦＲＯ
Ｍのメモリセルアレイを示す等価回路図、第２図は１本
発明の一実施例を説明するためのＥ Ｐ ＲＯＭのメモ
リセルアレイを示す要部平面図、第３図は、第２図のＩ
ＩＩ−ＩＩＩ切ＵＩ線における断面図、
第４図は、第２図のＩＶ−ＩＶ切断線における断面３Ｂ
・・・書き込み回路、４・・・センスアンプ、５・・・
半導体基板、６・・・フィールド絶縁１１草、７・・・
半導体プレート、８Ａ、８Ｂ、１０．１２．１５．１８
・・・絶縁膜、９．１１．１１２０・・導電層、１３．
１４・・・半導体領域、ｉ６．１９・・・接続孔、Ｗ
Ｌ・・ワード線、ＤＬ・・・データ線１Ｍ・・・メモリ
セル、Ｑ・・・電界効果トランジスタである。
第 １ 図FIG. 1 shows an EFRO system for explaining one embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram showing a memory cell array of M. FIG.
A cross-sectional view taken along the II-III cutting line UI, and FIG. 4 is a cross-sectional view taken along the IV-IV cutting line 3B in FIG.
...Writing circuit, 4...Sense amplifier, 5...
Semiconductor substrate, 6...Field insulation 11 grass, 7...
Semiconductor plate, 8A, 8B, 10.12.15.18
... Insulating film, 9.11.1120 ... Conductive layer, 13.
14...Semiconductor region, i6.19...Connection hole, W
L...word line, DL...data line 1M...memory cell, Q...field effect transistor. Figure 1
Claims (1)
備えた半導体集積回路装置であって、前記メモリセルを
、それぞれのゲート電極を電気的に接続した第１チャネ
ルの電界効果トランジスタと第２チャネルの電界効果ト
ランジスタとで構成したことを特徴とする半導体集積回
路装置。 ２、前記ゲート電極は、それぞれのフローティングゲー
ト電極が電気的に接続されていることを特徴とする特許
請求の範囲第１項に記載の半導体集積回路装置。 ３、前記ゲート電極は、それぞれのフローテングゲート
電極と、それぞれのコントロールゲート電極が電気的に
接続されていることを特徴とする特許請求の範囲第１項
又は第２項に記載の半導体集積回路装置。 ４、前記第１チャネルの電界効果トランジスタは、情報
の書込素子を構成するｐチャネルの電界効果トランジス
タであり、前記第２チャネルの電界効果トランジスタは
、情報の読出素子を構成するｎチャネルの電界効果トラ
ンジスタであることを特徴とする特許請求の範囲第１項
乃至第３項に記載のそれぞれの半導体集積回路装置。[Scope of Claims] 1. A semiconductor integrated circuit device having a non-volatile memory function and having a plurality of memory cells arranged, the memory cells each having a first channel electrically connected to its gate electrode. A semiconductor integrated circuit device comprising a field effect transistor and a second channel field effect transistor. 2. The semiconductor integrated circuit device according to claim 1, wherein the gate electrodes are electrically connected to respective floating gate electrodes. 3. The semiconductor integrated circuit according to claim 1 or 2, wherein the gate electrode is electrically connected to each floating gate electrode and each control gate electrode. Device. 4. The first channel field effect transistor is a p-channel field effect transistor constituting an information write element, and the second channel field effect transistor is an n channel field effect transistor constituting an information read element. Each semiconductor integrated circuit device according to any one of claims 1 to 3, wherein the semiconductor integrated circuit device is an effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218458A JPS6197976A (en) | 1984-10-19 | 1984-10-19 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218458A JPS6197976A (en) | 1984-10-19 | 1984-10-19 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6197976A true JPS6197976A (en) | 1986-05-16 |
Family
ID=16720216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59218458A Pending JPS6197976A (en) | 1984-10-19 | 1984-10-19 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197976A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329980A (en) * | 1986-07-10 | 1988-02-08 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | Non-volatile semiconductor memory device |
| EP0263318A2 (en) * | 1986-09-30 | 1988-04-13 | Kabushiki Kaisha Toshiba | Semiconductor memory |
| US5686749A (en) * | 1994-09-29 | 1997-11-11 | Nec Corporation | Non-volatile semiconductor memory device with thin film transistor formed on a separation insulating film adjacent to a memory cell, and method of making thereof |
-
1984
- 1984-10-19 JP JP59218458A patent/JPS6197976A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329980A (en) * | 1986-07-10 | 1988-02-08 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | Non-volatile semiconductor memory device |
| EP0263318A2 (en) * | 1986-09-30 | 1988-04-13 | Kabushiki Kaisha Toshiba | Semiconductor memory |
| US5050124A (en) * | 1986-09-30 | 1991-09-17 | Kabushiki Kaisha Toshiba | Semiconductor memory having load transistor circuit |
| US5686749A (en) * | 1994-09-29 | 1997-11-11 | Nec Corporation | Non-volatile semiconductor memory device with thin film transistor formed on a separation insulating film adjacent to a memory cell, and method of making thereof |
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