JPS6194428A - Error detecting circuit - Google Patents
Error detecting circuitInfo
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- JPS6194428A JPS6194428A JP21562884A JP21562884A JPS6194428A JP S6194428 A JPS6194428 A JP S6194428A JP 21562884 A JP21562884 A JP 21562884A JP 21562884 A JP21562884 A JP 21562884A JP S6194428 A JPS6194428 A JP S6194428A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/245—Testing correct operation by using the properties of transmission codes
- H04L1/246—Testing correct operation by using the properties of transmission codes two-level transmission codes, e.g. binary
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
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- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル伝送装置等で伝送路エラーを監視
するために受信部に設けられるエラー検出回路に関し、
特に後述のｍＢｎＢ符号を使用したディジタル伝送装置
において、符号列の直流分の和（Ｒｕｎｎｉｎｇ Ｄｉ
ｇｉｔａｌ Ｓｕｍ、 以下、［ＲＤＳ Ｊと略す。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to an error detection circuit provided in a receiving section for monitoring transmission path errors in a digital transmission device, etc.
In particular, in digital transmission equipment using mBnB codes, which will be described later, the sum of the DC components of the code string (Running Di
digital Sum, hereinafter abbreviated as [RDS J].
）をカウントすることにより、ＲＤＳが入力信号の符号
列の構成によって定められ・る範囲内にあるか否かを判
定することにより、入力信号のエラーを検出するエラー
検出回路に関する。The present invention relates to an error detection circuit that detects an error in an input signal by counting the RDS and determining whether or not the RDS is within a range determined by the configuration of the code string of the input signal.
まず、前述のｍＢｎＢ符号について説明する。この符号
は、情報ｍビットとこれに続く１ビットの合計ｎビット
の符号であって、符号「１」と符号「０」とが同程度の
割合で出現し符号ｒｌＪが極端に多く継続したり符号「
０」が極端に多く継続したりすることのないように構成
された符号である。First, the aforementioned mBnB code will be explained. This code is a code with a total of n bits, consisting of m bits of information and 1 bit following this, and the code "1" and the code "0" appear at the same rate, and the code rlJ continues extremely frequently. The code “
This code is constructed so that an extremely large number of 0's do not continue.
たとえば、９ＢＩＯＢ符号を使用したディジタル装置の
場合、符号「１」を＋０．５とし符号「釦を−０，６と
毛てＲＤＳを求めたとき、ＲＤＳは−２，５〜＋２．５
の範囲内にある。従って、ＲＤＳがこの範囲外になった
とぎは、入力信号のエラーどして検出することができる
。For example, in the case of a digital device that uses the 9BIOB code, when the code ``1'' is +0.5 and the code ``button is pressed -0,6'' to obtain the RDS, the RDS is -2,5 to +2.5.
is within the range of Therefore, when the RDS falls outside this range, it can be detected as an error in the input signal.
従来、この種のエラー検出回路は、例えば第２図に示す
ように、ＲＤＳを求めるＲＤＳ積算器２と、ＲＤＳエラ
ー検出部８とで構成されている。Conventionally, this type of error detection circuit is comprised of an RDS integrator 2 for calculating RDS and an RDS error detection section 8, as shown in FIG. 2, for example.
ＲＤＳ積算器２では、入力信号１の符号列の直流分を、
順次積算し、ＲＤＳを求める。信号線６は、この順次積
算していくためのフィードバック線である。ＲＤＳエラ
ー検出部８はそのカウントされたＲＤＳが所定の正常な
範囲内にあるかどうかを判断し、正常な範囲内にあると
きはそのままとし、範囲外のときはエラーパルス４を送
出する。ＲＤＳエラー検出部８からＲＤＳ ａ算器２へ
信号を送る信号線７は、ＲＤＳが一度正常範囲をこえた
とき、このこえた境界値のＲＤＳをそのままとしないで
、エラーパルス４が送出されると同時にＲＤＳを境界値
にまで戻す動作をするための信号線である。In the RDS integrator 2, the DC component of the code string of the input signal 1 is
Sequential integration is performed to obtain RDS. The signal line 6 is a feedback line for this sequential integration. The RDS error detection unit 8 determines whether the counted RDS is within a predetermined normal range, and if it is within the normal range, it is left as is, and if it is outside the range, it sends out an error pulse 4. The signal line 7 that sends a signal from the RDS error detection unit 8 to the RDS a calculator 2 is such that when the RDS once exceeds the normal range, the error pulse 4 is sent without leaving the RDS of the exceeded boundary value as it is. At the same time, this is a signal line for returning the RDS to the boundary value.
このようなエラー検出回路は、低速ビットレイト（５０
Ｍｂ／ｓ 程度以下）では遅延量が問題とならないが
、１００ Ｍｂ／ｓ程度の高速ビットレイトになると、
遅延量が１タイムスロツトの周期を越え回路が実現不能
となる。これ以上の高速のＩＣではカクンターなどＭＳ
Ｉ（中規模集積回路）が供給されておらず、ゲートを組
合せての回路実現は、かえって複雑になってしまう。Such an error detection circuit is suitable for low bit rates (50
At bit rates below about 100 Mb/s, the amount of delay is not a problem, but when it comes to high-speed bit rates of about 100 Mb/s,
If the amount of delay exceeds the period of one time slot, the circuit becomes unrealizable. For higher speed ICs, MS such as Kakunta
I (medium scale integrated circuit) is not provided, and realizing a circuit by combining gates becomes rather complicated.
上述した従来のエラー検出回路は、１００ Ｍｂ／ｓ程
度の高速度で伝送しようとする場合に、遅延量が１タイ
ムスロツトの周期をこえるので、回路の実現ができない
という欠点がある。The above-mentioned conventional error detection circuit has a drawback in that it cannot be implemented when transmitting at a high speed of about 100 Mb/s because the amount of delay exceeds the cycle of one time slot.
本発明の目的は、例えば５０ Ｍｂ／ｓをこえる高速の
伝送速度で入力するディジタル信号に対しても、ＭＳＩ
を使用して簡単な回路で実現できるエラー検出回路を提
供することである。An object of the present invention is to provide MSI even for digital signals input at high transmission speeds exceeding, for example, 50 Mb/s.
An object of the present invention is to provide an error detection circuit that can be realized with a simple circuit using.
本発明によるエラー検出回路は、従来のエラー検出回路
におけるＲＤＳ積算器の入力側に、入力信号の符号列の
２ビットずつについての直流分の和をカウントする２ビ
ット積算器を有する。The error detection circuit according to the present invention has a 2-bit integrator on the input side of the RDS integrator in the conventional error detection circuit, which counts the sum of DC components for each 2 bits of the code string of the input signal.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明によるエラー検出回路の一実施例を示
すブロック図で２ビット積算器５と、ＲＤＳ積算器２と
、ＲＤＳエラー検出部８からなる。FIG. 1 is a block diagram showing one embodiment of an error detection circuit according to the present invention, which includes a 2-bit integrator 5, an RDS integrator 2, and an RDS error detection section 8.
２ビット積算器５は、入力信号１の符号列を２ピツトス
つ区切り、その２ビットずつについての直流分の積算を
行なう。The 2-bit integrator 5 divides the code string of the input signal 1 into 2 pits and integrates the DC component for each 2 bits.
つぎに、ＲＤＳ積算器２では、２ビット積算器５での２
ビットごとの積算値をさらに順次積算することにより入
力信号１のＲＤＳを求める。信号線６は、この順次カウ
ントしていくだめのフィードバック線である。Next, in the RDS integrator 2, the 2 bits in the 2-bit integrator 5
The RDS of input signal 1 is determined by further sequentially integrating the integrated values for each bit. The signal line 6 is a feedback line for this sequential counting.
さらに、ＲＤＳエラー検出部８では、このように２ビッ
トずつまとめて積算したＲＤＳが正常な範囲内゛にある
かどうかを判断し、範囲外のときはエラーパルス４を送
出する。信号線７はエラー出力となってエラーパルス４
が送出されたとき、これと同時にＲＤＳを境界値にまで
戻すための信号線である。Further, the RDS error detection unit 8 determines whether the RDS accumulated in two bits at a time is within a normal range, and sends out an error pulse 4 if it is outside the range. Signal line 7 becomes error output and error pulse 4
This is a signal line for returning the RDS to the boundary value at the same time when the RDS is sent out.
つぎに、信号線８０機能を説明する。たとえば入力信号
が９Ｂ１０Ｂ信号であってＲＤＳが境界値＋２．５に達
して、その次の入力信号の２ビットが［１，ＯＪである
場合に、エラー検出部８は、信号線８からのこの［１，
ＯＪであるという情報を２ビット積算器５から受信する
のでエラーがあることを検出できる。信号線８を経由し
ての情報によってＲＤＳエラー検出部８がエラーがない
という誤った判断をすることになるのを防ぐことができ
る。Next, the function of the signal line 80 will be explained. For example, when the input signal is a 9B10B signal and RDS reaches the boundary value +2.5, and the next 2 bits of the input signal are [1, OJ, the error detection unit 8 detects this signal from the signal line 8. [1,
Since the information that it is OJ is received from the 2-bit integrator 5, it is possible to detect that there is an error. It is possible to prevent the RDS error detection unit 8 from incorrectly determining that there is no error based on the information via the signal line 8.
以上説明したように本発明によれば、２ビットずつまと
めて処理するために、データの速度が半分で済み、２倍
の遅延量が許されることになる。As explained above, according to the present invention, since data is processed in batches of 2 bits at a time, the data speed can be halved and twice the amount of delay is allowed.
このため、１００ Ｍｂ／ｓ程度の高速なものについて
も、遅延量が１タイムスロツトの周期未満となり、ＭＳ
Ｉを使用した簡単な回路によりエラー検出回路を実現で
きる。Therefore, even for high-speed devices of about 100 Mb/s, the amount of delay is less than the period of one time slot, and the MS
An error detection circuit can be realized by a simple circuit using I.
２ビットａ算器５の入力側にさらに２ビット積算器を接
続することにより、ＺＯＯＭｂ／ｓ程度の伝送速度で入
力する信号のエラーを検出できる。By further connecting a 2-bit multiplier to the input side of the 2-bit a multiplier 5, errors in the input signal can be detected at a transmission speed of about ZOOMb/s.
本発明のエラー検出回路により、例えば５０Ｍｂ／ｓを
こえる高速の伝送速度で入力するディジタル信号のエラ
ーの検出を、ＭＳＩを使用した簡単な回路により実現で
きる効果がある。The error detection circuit of the present invention has the advantage of being able to detect errors in digital signals input at high transmission speeds exceeding, for example, 50 Mb/s with a simple circuit using MSI.
第１図は、本発明によるエラー検出回路の一実施例を示
すブロック図、第２図は、エラー検出回路の従来例を示
すブロック図である。
■・・・・・・入力信号、 ２・・・・・・ＲＤＳ
積算器。
８・・・・・・ＲＤＳエラー検出部、 ４・・・・・・
エラーパルス出力。
５・・・・・・２ピツト積算器。
第１図
第２図FIG. 1 is a block diagram showing an embodiment of an error detection circuit according to the present invention, and FIG. 2 is a block diagram showing a conventional example of an error detection circuit. ■・・・Input signal, 2・・・RDS
Totalizer. 8...RDS error detection section, 4...
Error pulse output. 5...2 pit integrator. Figure 1 Figure 2
Claims (1)
号列の直流分を順次カウントしてその和を求める積算器
と、該直流分の和が入力信号の符号列の構成によつて定
められる正常値の範囲内にあるか否かを判定して受信し
た入力信号のエラーを検出するエラー検出部からなるエ
ラー検出回路において、前記積算器の入力側に、入力信
号の符号列の２ビットずつについての直流分の和をカウ
ントする２ビット積算器を備えることを特徴とするエラ
ー検出回路。An integrator installed in the receiving section of a digital transmission device that sequentially counts the DC components of the code string of the input signal and calculates the sum; In an error detection circuit comprising an error detection section that detects an error in a received input signal by determining whether or not the value is within a value range, an error detection circuit is provided on the input side of the integrator for each 2 bits of the code string of the input signal. An error detection circuit comprising a 2-bit integrator that counts the sum of DC components.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21562884A JPS6194428A (en) | 1984-10-15 | 1984-10-15 | Error detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21562884A JPS6194428A (en) | 1984-10-15 | 1984-10-15 | Error detecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194428A true JPS6194428A (en) | 1986-05-13 |
Family
ID=16675548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21562884A Pending JPS6194428A (en) | 1984-10-15 | 1984-10-15 | Error detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194428A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011041107A (en) * | 2009-08-14 | 2011-02-24 | Anritsu Corp | Test system and test method of device for mobile communication |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57171859A (en) * | 1981-04-16 | 1982-10-22 | Fujitsu Ltd | Code error detecting system |
-
1984
- 1984-10-15 JP JP21562884A patent/JPS6194428A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57171859A (en) * | 1981-04-16 | 1982-10-22 | Fujitsu Ltd | Code error detecting system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011041107A (en) * | 2009-08-14 | 2011-02-24 | Anritsu Corp | Test system and test method of device for mobile communication |
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