JPS6194299A - Associative memory - Google Patents
Associative memoryInfo
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- JPS6194299A JPS6194299A JP21671984A JP21671984A JPS6194299A JP S6194299 A JPS6194299 A JP S6194299A JP 21671984 A JP21671984 A JP 21671984A JP 21671984 A JP21671984 A JP 21671984A JP S6194299 A JPS6194299 A JP S6194299A
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ガーベツジ・コレクシ冒ンを行なう連想記憶
装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an associative memory device that performs garbage collection.
従来例の構成とその問題点
連想、メモリで一致検出や読出しを行なって、そのデー
タが不要になった場合メモリの使用領域を整理し、未使
用領域を増してメモリを有効に利用する。このような処
理はガーペッジ・コレクシ冒ンと呼ばれる。The conventional structure and its problems are associated with each other. Match detection and reading are performed in memory, and when the data is no longer needed, the used area of the memory is organized and the unused area is increased to make effective use of the memory. This kind of processing is called garbage collection.
第1図に従来の回路を示す。0番地からn番地のメモリ
Mnまで順にデータが書込まれていて、今i番地のメモ
lJMiのデータが不要になったとする。この回路でガ
ーペッジ・コレクシシンを行う場合、アドレス・デコー
ダ1は同時に2つ以上のアドレスをアクセスすることは
できないので、第1サイクルで、アドレス・デコーダ1
とインバータ3によってワード線Wn を高電位にして
n番地のメモリMnのデー・夕をピント線B及びBに読
出し、次のサイクルで、アドレス・デコーダ1とインバ
ータ2によってワード線Wiを高電位にして、ビットI
l!B及びBのデータを1番地のメモリMl に書込む
。このように従来の回路ではガーベッジ・コレクシラン
を行うのに2サイクルを必要とし、高速な処理ができな
いという問題があった。FIG. 1 shows a conventional circuit. Assume that data has been written in order from memory Mn at address 0 to memory Mn at address n, and now the data in memory lJMi at address i is no longer needed. When performing garbage correction in this circuit, address decoder 1 cannot access two or more addresses at the same time, so in the first cycle, address decoder 1
Then, inverter 3 sets word line Wn to high potential and reads out the data in memory Mn at address n to focus lines B and B. In the next cycle, address decoder 1 and inverter 2 set word line Wi to high potential. Bit I
l! Write the data of B and B to memory Ml at address 1. As described above, in the conventional circuit, two cycles are required to perform garbage correcting, and there is a problem in that high-speed processing cannot be performed.
発明の目的
本発明はこのような従来の欠点を除去するもので、簡単
な構成で高速にガーベッジ・コレクションを行う連想記
憶装置を提供するものである。OBJECTS OF THE INVENTION The present invention aims to eliminate these conventional drawbacks and provides an associative memory device that has a simple configuration and performs garbage collection at high speed.
発明の構成
本発明の連想記憶装置は、1サイクル前にアクセスした
ワード線の情報と一致検出によって得らレタアドレス情
報とによって、アドレス・デコーダを介さずにワード線
を駆動できるように構成したものであり、アドレス・デ
コーダで一本のワード線を駆動している同じサイクルに
他のワード線を駆動することができ、高速にガーベツジ
・コレクシシンを行えるものである。Structure of the Invention The content addressable memory device of the present invention is configured so that a word line can be driven without using an address decoder using information on a word line accessed one cycle before and letter address information obtained by coincidence detection. The address decoder can drive another word line in the same cycle when one word line is being driven, and can perform garbage collection at high speed.
実施例の説明
以下本発明の一実施例を図面を参照して説明する。第2
図に示すように、本発明は第1のPチャンネル形FET
10S第1のnチャンネル形FET11、第2 (7)
nチャンネル形FET12、第2のPチャンネル形F
ET1s、第3のPチャンネル形FET14及びNOR
回路16より構成され、同じ回路がすべてのワード線に
つけられる。DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. Second
As shown in the figure, the present invention includes a first P-channel FET.
10S first n-channel FET11, second (7)
N-channel type FET 12, second P-channel type F
ET1s, third P-channel type FET14 and NOR
It consists of circuit 16, and the same circuit is attached to all word lines.
今、1番地のメモリM1のデータを読出すかあるいは一
致検出を行って、メモリMiのデータが不要になったと
する。メモリM1のデータを読出した場合のアドレス情
報はnチャンネル形FET17を介して、制御信号Φ2
がハイレベルの時にNOR回路160入力に抱込まれ、
一方、メモリMiのデータの一致検出を、行った場合、
そのアドレス情報は節点18からnチャンネル形FET
1eを介して、制御信号Φ2がハイレベルの時にNOR
回路160入力に取込まれ保持されている。n番地のメ
モリー のデータを1番地のメモリM1 に書込むため
に、先ずアドレス・デコーダ1によってワード線Wnを
ハイレベルにする。この時制御信号ψ1はハイレベルで
ある。n番地のメモリ庵のデータが読出され、ビット線
B及びBが適当な電位になった時、制御信号Φ1をロー
レベルにすると、前に述べたようにNOR回路16の入
力に保持されている信号のためにNOR回路16の出力
はローレベルでPチャンネル形FET14はオン状態な
ので、ワード線Wiはハイレベルになる。Suppose now that the data in the memory M1 at address 1 is read out or a match is detected, and the data in the memory Mi is no longer needed. Address information when reading data from memory M1 is transmitted via n-channel FET 17 to control signal Φ2.
is held in the NOR circuit 160 input when it is at high level,
On the other hand, when matching data of memory Mi is detected,
The address information is transferred from node 18 to the n-channel FET.
1e, when the control signal Φ2 is at high level, NOR
It is captured and held at the circuit 160 input. In order to write the data of the memory at address n into the memory M1 at address 1, first, the address decoder 1 sets the word line Wn to a high level. At this time, the control signal ψ1 is at high level. When the data in the memory at address n is read out and the bit lines B and B have reached appropriate potentials, the control signal Φ1 is set to low level, and as described above, the data is held at the input of the NOR circuit 16. Because of the signal, the output of the NOR circuit 16 is at a low level and the P-channel type FET 14 is in an on state, so the word line Wi becomes a high level.
この時nチャ/ネル形FP:T12によって、ワード線
W1<!−アドレス・デコーダ1は切離されている。At this time, the word line W1<! - Address decoder 1 is disconnected.
そして、ビット線B及びBのデータがメモリMiに書込
まれる。この時の各部の電圧波形を第3図に示す、この
ように、同一サイクルに二つのワード線をアクセスする
ことによって、1サイクルでガーベツジ・コレクシラン
を行うことができる。Then, the data on bit lines B and B are written into memory Mi. The voltage waveforms of various parts at this time are shown in FIG. 3. By accessing two word lines in the same cycle in this way, garbage collection can be performed in one cycle.
発明の効果
以上のように本発明は不要になったメモリのアドレス情
報をあらかじめ保持し、それによってアドレス・デコー
ダを介さずにワード線をアクセスできるように構成した
ものであり、したがってアドレス・デコーダで必要なデ
ータのメモリをアクセスする同一サイクル中に、不要な
データのメモリをアクセスすることKよって、1サイク
ルでガーペッジ・コレクションを行うことができ、従来
の2サイクルと比べ、実用上きわめて有効である。Effects of the Invention As described above, the present invention is configured to hold memory address information that is no longer needed in advance so that word lines can be accessed without going through an address decoder. By accessing memory for unnecessary data in the same cycle as accessing memory for necessary data, garbage collection can be performed in one cycle, which is extremely effective in practice compared to the conventional two-cycle method. .
第1図は従来の記憶装置の回路図、第2図は本発明の一
実施例における記憶装置の回路図、第3図はその各部の
電圧波形のグラフである。
1・・・・・・アドレス・デコーダ、vDD・・・・・
・電源、Wi 、Wn・・・・・・ワード線、Mi、M
n−・・・・・メモリ、B、B・・・・・・ビット線。
代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 !
第2図FIG. 1 is a circuit diagram of a conventional memory device, FIG. 2 is a circuit diagram of a memory device according to an embodiment of the present invention, and FIG. 3 is a graph of voltage waveforms at various parts thereof. 1...Address decoder, vDD...
・Power supply, Wi, Wn...Word line, Mi, M
n-...Memory, B, B...Bit line. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
figure ! Figure 2
Claims (1)
の一致検出回路と、アドレス・エンコーダを有し、第1
のPチャンネル形電界効果トランジスタ(以下電界効果
トランジスタをFETと略す。)のソースを高電位電源
に接続し、前記第1のPチャンネル形FETのドレイン
と第1のnチャンネル形FETのドレインとを前記ワー
ド線に接続し前記第1のnチャンネル形FETのソース
と第2のnチャンネル形FETのドレインを接続し、前
記第2のnチャンネル形FETのソースを低電位電源に
接続し、前記第1のPチャンネル形FETのゲートと前
記第1のnチャンネル形FETのゲートとにアドレス・
デコーダの出力を接続し、前記第2のnチャンネル形F
ETのゲートに制御信号線を接続し、第2のPチャンネ
ル形FETのソースを高電位電源に接続し、前記第2の
Pチャンネル形FETのドレインと第3のPチャンネル
形FETのソースを接続し、前記第3のPチャンネル形
FETのドレインを前記ワード線に接続し、1サイクル
前に一致検出したアドレスの情報と1サイクル前に駆動
したワード線の情報とをNOR回路に入力し、その出力
を前記第3のPチャンネル形FETのゲートに接続し、
前記第2のPチャンネル形FETのゲートに前記制御信
号線を接続することを特徴とする連想記憶装置。It has an address decoder, a memory cell matrix, a word-by-word coincidence detection circuit, and an address encoder;
A source of a P-channel field effect transistor (hereinafter a field-effect transistor is abbreviated as FET) is connected to a high potential power supply, and a drain of the first P-channel FET and a drain of the first n-channel FET are connected to each other. the source of the first n-channel FET and the drain of the second n-channel FET are connected to the word line, the source of the second n-channel FET is connected to a low potential power supply, and the source of the first n-channel FET is connected to the low potential power supply; Address signals are applied to the gate of the first P-channel FET and the gate of the first N-channel FET.
The output of the decoder is connected to the second n-channel type F.
A control signal line is connected to the gate of the ET, the source of the second P-channel FET is connected to a high potential power supply, and the drain of the second P-channel FET is connected to the source of the third P-channel FET. Then, the drain of the third P-channel FET is connected to the word line, and the information of the address whose coincidence was detected one cycle ago and the information of the word line driven one cycle ago are input to the NOR circuit, and the connecting the output to the gate of the third P-channel FET;
A content addressable memory device characterized in that the control signal line is connected to the gate of the second P-channel FET.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21671984A JPS6194299A (en) | 1984-10-16 | 1984-10-16 | Associative memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21671984A JPS6194299A (en) | 1984-10-16 | 1984-10-16 | Associative memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6194299A true JPS6194299A (en) | 1986-05-13 |
Family
ID=16692846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21671984A Pending JPS6194299A (en) | 1984-10-16 | 1984-10-16 | Associative memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6194299A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10481074B2 (en) | 2010-10-25 | 2019-11-19 | Becton, Dickinson And Company | Systems and user interface for collecting a data set in a flow cytometer |
-
1984
- 1984-10-16 JP JP21671984A patent/JPS6194299A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10481074B2 (en) | 2010-10-25 | 2019-11-19 | Becton, Dickinson And Company | Systems and user interface for collecting a data set in a flow cytometer |
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