JPS6188169A - Test signal generating circuit - Google Patents

Abstract

PURPOSE:To omit a specific terminal for test by forcedly applying a test signal to a terminal which is an output port at the time of normal operation to form testing status. CONSTITUTION:A signal 1 generated in a semiconductor integrated circuit is connected to an inverter type output buffer 2 and also to one input of a two-input AND gate 5. An output signal 3 of the buffer 2 is connected to the output terminal of the semiconductor integrated circuit and also connected to the other input of the AND gate 5. An output signal of the AND gate 5 is supplied to the internal gate of said integrated circuit as a test signal 6. In said circuit, the output is not turned to logical '1' until the signal 3 is forcedly applied to the terminal 4. Consequently, the terminal 4 can be used as a test terminal without exerting any influence upon the normal operation.

Description

【発明の詳細な説明】 （技術分野） 本発明は半導体集積回路等をテストする際に発生すべき
テスト信号を発生するテスト信号発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a test signal generation circuit that generates a test signal to be generated when testing a semiconductor integrated circuit or the like.

（従来技術） マイクロコンピータ等を搭載した半導体集積回路の製造
時には、内部回路が正常動作をするか厳密なテストがさ
れている。この際の不良検出率及びテスト効率向上の為
通常半導体集積回路にはテスト回路が内蔵される場合が
多く、テスト時には通常動作と異なる特別な動作モード
で動作テストが実施される。従って通常動作とテスト時
の動作全判別するために特別にテスト端子を設け、この
テスト端子から信号金与えてテスト回路をテスト時に能
動９通常時に非能動の切換をする場合が多い、しかしな
がらこの方式では半導体集積回路を通常動作として使用
する時には全く無意味な端子金余分に確保せねばならな
かった。しかもマイクロコンピュータにおいては、近年
その高性能化がすすむにつれマイクロコンピュータが外
部とインターフェイスするためのポートの数も増大する
傾向にあり、テスト端子として独立に１ピン全専有する
ことは、かぎられた端子数を有効に活用する上で重大な
欠点となっていた。(Prior Art) When manufacturing semiconductor integrated circuits equipped with microcomputers and the like, rigorous tests are conducted to check whether the internal circuits operate normally. In order to improve the defect detection rate and test efficiency at this time, semiconductor integrated circuits often have a built-in test circuit, and during testing, an operation test is performed in a special operation mode different from normal operation. Therefore, in order to distinguish between normal operation and operation during testing, a special test terminal is provided, and a signal is applied from this test terminal to switch the test circuit from active to 9 to inactive during normal operation. However, this method Therefore, when the semiconductor integrated circuit is used for normal operation, it is necessary to reserve extra terminal metal, which is completely meaningless. Moreover, as the performance of microcomputers has improved in recent years, the number of ports for microcomputers to interface with the outside has tended to increase, and it is difficult to independently dedicate all of one pin as a test terminal to a limited number of terminals. This was a serious drawback in making effective use of numbers.

（発明の目的） 本発明はかかる点に鑑みてなされたもので、通常動作時
に本来果たすべき機能を有する出力ポートと端子を共有
し、通常動作時の機能をそこなうことなくテスト時にか
ぎり外部から強制的にテスト信号を発生させるテスト信
号発生回路全提供すること金目的とする。(Objective of the Invention) The present invention has been made in view of the above points, and it shares a terminal with an output port that has a function that should originally be performed during normal operation, and can be forced from the outside only during testing without impairing the function during normal operation. It is an object of the present invention to provide a complete test signal generation circuit that generates test signals.

〔発明の構成〕[Structure of the invention]

本発明のテスト信号発生回路は、入力信号全反転し出力
端子に出力信号４２４出するインバータ型出力回路を内
蔵する電子回路において、前記インバータ型出力回路の
入力信号及び出力信号全入力し前記出力端子に外部から
外部テスト信号を印加されたときにのみテスト信号を内
部に供給するゲート回路金倉んで構成され、ゲート回路
をアンドゲートまたはノアゲートとして構成されること
もできる。The test signal generation circuit of the present invention is an electronic circuit incorporating an inverter type output circuit which completely inverts an input signal and outputs an output signal 424 to an output terminal. The gate circuit is configured with a gate circuit that supplies a test signal internally only when an external test signal is applied from the outside, and the gate circuit can also be configured as an AND gate or a NOR gate.

（実施例） 以下図面音用いて本発明の詳細な説明する。(Example) The present invention will be described in detail below with reference to the drawings.

第１図は本発明の一実施例の回路図である。半導体集積
回路内部で発生された信号１はインバータ型出力バッフ
ァ２に接続されるとともに２人力アンドゲート５の１人
力に接続されるウインバータ型出力パッファ２の出力信
号３μ半導体集積回路の出力端子４に接続されるととも
に、２人力アンドゲート５の他人力に接続される。また
２人力アンドゲート５の出力信号はテスト信号６として
半導体集積回路の内部ゲートに供給される。FIG. 1 is a circuit diagram of an embodiment of the present invention. A signal 1 generated inside the semiconductor integrated circuit is connected to an inverter type output buffer 2, and an output signal 3μ of the inverter type output buffer 2 is connected to one of the two AND gates 5. It is also connected to the other person's power of the two-man power AND gate 5. Further, the output signal of the two-manual AND gate 5 is supplied as a test signal 6 to the internal gate of the semiconductor integrated circuit.

次に通常使用時とテスト時に分けて本実施例の動作を説
明する。半導体集積回路の通常動作時には内部回路から
インバータ型出力バッファ２に供給される入力信号１と
インバータ型出カバ、ノア２の出力信号３は常に逆相の
関係であり、その入力信号及び出力信号がアンドゲート
５に供給されているため、アンド論理がとれることば無
く、アンドゲート５の出力信号即ちテスト信号６は能動
状態になり得ない、従ってテスト信号６は発生しないた
め、通常動作時にはテスト動作状態にひき込まれること
なく、通常動作全継続することが可能である。Next, the operation of this embodiment will be explained separately during normal use and during testing. During normal operation of a semiconductor integrated circuit, the input signal 1 supplied from the internal circuit to the inverter type output buffer 2 and the output signal 3 of the inverter type output buffer and NOR 2 are always in an opposite phase relationship, and the input signal and output signal are Since it is supplied to the AND gate 5, there is no AND logic, and the output signal of the AND gate 5, that is, the test signal 6, cannot become active. Therefore, the test signal 6 is not generated, so it is in the test operation state during normal operation. It is possible to continue normal operation without being drawn into.

次にテスト動作状態について説明する。Next, the test operating state will be explained.

一般に半導体集積回路において電源投入時或いはテスト
開始時に搭載される内部回路を初期化するために別に用
けられたリセット入力端子からリセット信号全印加する
。この際轟然のことながら外部とインターフェイスをす
るための出力ポートは所定の状態に設定されなけ几ばな
らなく、便宜上内部回路から供給される信号１が論理的
′″１″従ってインバータ型出力バッファ２の出力信号
は′″０”に設定さｎたと仮定する。この状態で端子４
に吊カバッファ２の駆動能力より充分大きい駆動能力（
信号インピーダンスが低い）をもつＬＳＩ２から出力さ
れる“０”（ロウレベル）と外部から印加される１”（
ハイレベル）の信号が衝突することになるが、その時の
信号レベルは互いの２から出力されるロウレベルに打ち
勝ちハイレベルになるため、アンドゲート５に入力され
る信号１．３は共に”１″になファント論理がとれるた
め、テスト信号６は能動状態になり、テスト動作の開始
が可能になる。Generally, in a semiconductor integrated circuit, when the power is turned on or when a test is started, all reset signals are applied from a reset input terminal that is separately used to initialize the internal circuits mounted on the circuit. At this time, it goes without saying that the output port for interfacing with the outside must be set to a predetermined state, and for convenience, the signal 1 supplied from the internal circuit is logical ``1'', so the inverter type output buffer 2 Assume that the output signal of n is set to ``0''. In this state, terminal 4
The drive capacity (which is sufficiently larger than the drive capacity of buffer 2)
"0" (low level) output from LSI2 with low signal impedance) and "1" (low level) applied from the outside.
The high level) signals will collide, but the signal level at that time will overcome the low level output from each other and become high level, so the signals 1 and 3 input to the AND gate 5 will both be "1". Since the fant logic is now available, the test signal 6 becomes active, allowing the start of the test operation.

第２図は本発明の他の実施例の回路図である。FIG. 2 is a circuit diagram of another embodiment of the present invention.

第１図の実施例と異なる点は第１図におけるアンドゲー
ト５をノアゲート７に置換した構成であり、リセット入
入力印加同門回路から供給される信号１が′″０”従っ
てインバータ型出力バッファ２の出力信号３が′１″に
なっている場合に、端子４に外部から強制的に′０”全
印加し、ノアゲート７にテスト信号８を出力させテスト
モード全発生させる動作を実現するものである。基本的
な動作は、第１図に示す実施例と同一であるため、詳細
説明は省略する。The difference from the embodiment shown in FIG. 1 is that the AND gate 5 in FIG. When the output signal 3 of is ``1'', a full ``0'' is forcibly applied to the terminal 4 from the outside, and the test signal 8 is output to the NOR gate 7, thereby realizing the operation in which the entire test mode is generated. be. Since the basic operation is the same as the embodiment shown in FIG. 1, detailed explanation will be omitted.

（発明の効果ン 以上の説明ｒ／ｃ、ｃ、！７明らかなように、本発明の
テスト信号発生回路によれば、簡単な回路を付加するだ
けで成子回路にテスト動作状態を発生出来、しかも独立
したテスト端子を設ける必要もないため、かぎら几几数
の端子の有効活用が可能であり、その効果に大である。(Effects of the Invention) The above explanation r/c, c, !7 As is clear, according to the test signal generation circuit of the present invention, a test operation state can be generated in the child circuit by simply adding a simple circuit. Moreover, since there is no need to provide independent test terminals, it is possible to effectively utilize a large number of terminals, which is very effective.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例の回路図、第２図は本発明の
他実施例の回路図である。 １・・・・・・半導体集積回路内部で発生する信号、２
・・・・・・インバータ型出力バッファ、３・・・・・
・イア　／＜　−夕型出力バ、ファの出力信号、４・・
・・・・半導体集積回路の端子、５・・・・・・２人力
アンドゲー）、６．　８・・・・・テスト信号、７・・
・・・・２人カッアゲート。 ど　　５ 第１図 第２図FIG. 1 is a circuit diagram of one embodiment of the invention, and FIG. 2 is a circuit diagram of another embodiment of the invention. 1... Signals generated inside the semiconductor integrated circuit, 2
...Inverter type output buffer, 3...
・Ear /< - Evening type output bar, fa output signal, 4...
... Terminal of semiconductor integrated circuit, 5 ... 2-man power and game), 6. 8...Test signal, 7...
...Two person Kaagate. 5 Figure 1 Figure 2

Claims (3)

【特許請求の範囲】[Claims] （１）入力信号を反転し出力端子に出力信号を導出する
インバータ型出力回路を内蔵する電子回路において、前
記インバータ型出力回路の入力信号及び出力信号を入力
し前記出力端子に外部から外部テスト信号を印加された
ときにのみテスト信号を内部に供給するゲート回路を含
むことを特徴とするテスト信号発生回路。(1) In an electronic circuit incorporating an inverter-type output circuit that inverts an input signal and derives an output signal to an output terminal, the input signal and output signal of the inverter-type output circuit are input, and an external test signal is input from the outside to the output terminal. What is claimed is: 1. A test signal generation circuit comprising a gate circuit that internally supplies a test signal only when a test signal is applied thereto. （２）ゲート回路をアンドゲートとした特許請求の範囲
第（１）項記載のテスト信号発生回路。(2) The test signal generating circuit according to claim (1), wherein the gate circuit is an AND gate. （３）ゲート回路をノアゲートとした特許請求の範囲第
（１）項記載のテスト信号発生回路。(3) The test signal generation circuit according to claim (1), wherein the gate circuit is a NOR gate.