JPS6187421A - デイジタル回路 - Google Patents
デイジタル回路Info
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- JPS6187421A JPS6187421A JP59207130A JP20713084A JPS6187421A JP S6187421 A JPS6187421 A JP S6187421A JP 59207130 A JP59207130 A JP 59207130A JP 20713084 A JP20713084 A JP 20713084A JP S6187421 A JPS6187421 A JP S6187421A
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- Japan
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- terminal
- transistor
- potential
- collector
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
- H03K17/04213—Modifications for accelerating switching by feedback from the output circuit to the control circuit in bipolar transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に於けるディジタル回路に関す
るものである。
るものである。
従来この種のディジタル回路を第2図を用いて説明する
。
。
電流$15は第1のトランジスタ9.10と第2のトラ
ンジスタ11から流れて来る電流の総和を一定の電流値
にする回路であシ、第1のトランジスタ9.10に流れ
る電流は、基準電源端子4より高い電位を入力端子5も
しくは6に印加すると増加し、第2のトランジスタII
K流れる電流は減少し基準電圧端子4よシも低い電位を
入力端子5および6に印加すると第1のトランジスタ9
゜lOに流れる電流は減少し相対的に第2のトランジス
タ11に流れる電流は増加する。第1のトランジスタ9
.lOに流れる電流が増加すると、第1の電源端子lか
ら第1の抵抗12を通って流れる電流が増加するため、
第1のトランジスタ9゜lOのコレクタ端子の電位が降
下する。従って第3のトランジスタ16に流れる電流が
減少し、エミッタ端子の電位が降下する。この時相対的
に第2のトランジスタIIK流れる電流が減少し、第1
の電源端子lから第2の抵抗13を通って流れる電流が
減少し、第2のトランジスタ11のコレクタ端子の電位
は上昇する。このため第4のトランジスタ18に流れる
電流は増加しエミッタ端子の電位を上昇させる。
ンジスタ11から流れて来る電流の総和を一定の電流値
にする回路であシ、第1のトランジスタ9.10に流れ
る電流は、基準電源端子4より高い電位を入力端子5も
しくは6に印加すると増加し、第2のトランジスタII
K流れる電流は減少し基準電圧端子4よシも低い電位を
入力端子5および6に印加すると第1のトランジスタ9
゜lOに流れる電流は減少し相対的に第2のトランジス
タ11に流れる電流は増加する。第1のトランジスタ9
.lOに流れる電流が増加すると、第1の電源端子lか
ら第1の抵抗12を通って流れる電流が増加するため、
第1のトランジスタ9゜lOのコレクタ端子の電位が降
下する。従って第3のトランジスタ16に流れる電流が
減少し、エミッタ端子の電位が降下する。この時相対的
に第2のトランジスタIIK流れる電流が減少し、第1
の電源端子lから第2の抵抗13を通って流れる電流が
減少し、第2のトランジスタ11のコレクタ端子の電位
は上昇する。このため第4のトランジスタ18に流れる
電流は増加しエミッタ端子の電位を上昇させる。
第1のトランジスタ9.IOK流れる電流が減少すると
第1の電源端子lから第1の抵抗12を通って流れる電
流が減少し、第1のトランジスタ9.10のコレクタ端
子の電位が上昇する。従って第3のトランジスタ16に
流れる電流が増加しエミッタ端子の電位が上昇する。こ
の時相対的に第2のトランジスタ11に流れる電流が増
加し、第1の電源端子lから第2の抵抗13を通って流
れる電流が増加し、第2のトランジスタ11のコレクタ
端子の電位は降下する。このため第4のトランジスタ1
8に流れる電流は減少し、エミッタ端子の電位を降下さ
せる。
第1の電源端子lから第1の抵抗12を通って流れる電
流が減少し、第1のトランジスタ9.10のコレクタ端
子の電位が上昇する。従って第3のトランジスタ16に
流れる電流が増加しエミッタ端子の電位が上昇する。こ
の時相対的に第2のトランジスタ11に流れる電流が増
加し、第1の電源端子lから第2の抵抗13を通って流
れる電流が増加し、第2のトランジスタ11のコレクタ
端子の電位は降下する。このため第4のトランジスタ1
8に流れる電流は減少し、エミッタ端子の電位を降下さ
せる。
ここにおいて第4の抵抗17および′M5の抵抗19は
第3のトランジスタ16および第4のトランジスタ18
に流れる電流を電圧に変換するものである。
第3のトランジスタ16および第4のトランジスタ18
に流れる電流を電圧に変換するものである。
しかしながらディジタル回路の集積化が大規模になるに
従って定電流源に流す電流値および第3および第4のト
ランジスタに流す電流値を少なくしないと電力制限によ
シ作成できなくなってきている。即ち、第3もしくはM
4のトランジスタが電流を流す時は、トランジスタと抵
抗の並列抵抗により駆動するが電流が減少する時は第4
もしくは第6の抵抗のみで駆動するととくなるため、負
荷の容量が大きい時に立下がり時間が増大し、遅延時間
も大きくなる傾向にあるという問題点があった。
従って定電流源に流す電流値および第3および第4のト
ランジスタに流す電流値を少なくしないと電力制限によ
シ作成できなくなってきている。即ち、第3もしくはM
4のトランジスタが電流を流す時は、トランジスタと抵
抗の並列抵抗により駆動するが電流が減少する時は第4
もしくは第6の抵抗のみで駆動するととくなるため、負
荷の容量が大きい時に立下がり時間が増大し、遅延時間
も大きくなる傾向にあるという問題点があった。
本発明は、第2のトランジスタ11のコレクタ端子とベ
ース端子間に第6の抵抗を追加し、入力端子5.6に印
加される電位に応じ第2のトランジスタ11のベース端
子の基準電位を変化させることにより負荷によゐ立上が
シおよび立下がり時間が増大して本遅延時間を小さくで
きるディジタル回路を提供するものである。そして具体
的には、上記従来の問題点の解決手段として所定数の入
力端子と、ベース端子が前記入力端子に接続されコレク
タ端子が相互に接続され:かつエミッタ端子が相互に接
続された単数もしくは複数の第1のトランジスタト、前
記第1のトランジスタのコレクタ端子に接続され他の一
方が第1の電源端子に接続され第1の抵抗と、前記第1
のトランジスタのエミッタ端子に接続され他の一方が第
2のM源端子に接続された定電流源と、エミッタ端子が
前記第1のトランジスタのエミッタ端子接続された第2
のトランジスタと、前記第2のトランジスタのコレクタ
端子(接続され他の一方を前記第1の電源端子に接続さ
れた第2の抵抗と、前記第2のトランジスタのベース端
子に接続され他の一方を基準電源端子に接続されたts
3の抵抗と、前記第2のトランジスタのコレクタ端子に
接続され他の一方を第2のトランジスタのベース端子に
接続された帰還回路からなるディジタル回路を提供する
ものである。
ース端子間に第6の抵抗を追加し、入力端子5.6に印
加される電位に応じ第2のトランジスタ11のベース端
子の基準電位を変化させることにより負荷によゐ立上が
シおよび立下がり時間が増大して本遅延時間を小さくで
きるディジタル回路を提供するものである。そして具体
的には、上記従来の問題点の解決手段として所定数の入
力端子と、ベース端子が前記入力端子に接続されコレク
タ端子が相互に接続され:かつエミッタ端子が相互に接
続された単数もしくは複数の第1のトランジスタト、前
記第1のトランジスタのコレクタ端子に接続され他の一
方が第1の電源端子に接続され第1の抵抗と、前記第1
のトランジスタのエミッタ端子に接続され他の一方が第
2のM源端子に接続された定電流源と、エミッタ端子が
前記第1のトランジスタのエミッタ端子接続された第2
のトランジスタと、前記第2のトランジスタのコレクタ
端子(接続され他の一方を前記第1の電源端子に接続さ
れた第2の抵抗と、前記第2のトランジスタのベース端
子に接続され他の一方を基準電源端子に接続されたts
3の抵抗と、前記第2のトランジスタのコレクタ端子に
接続され他の一方を第2のトランジスタのベース端子に
接続された帰還回路からなるディジタル回路を提供する
ものである。
次に本発明について図面を参照して詳細に説明する。
本発明の実施例を示す第1図において本発明のディジタ
ル回路は、入力端子5.6と、ベース端子が入力端子5
.6に接続され、コレクタ端子が相互に接続されかつエ
ミッタ端子が相互く接続された第1のトランジスタ9.
10と、前記第1のトランジスタ9.lOのコレクタ端
子に接続され他の一方が第1の電源端子lに接続された
第1の抵抗12と、前記@1のトランジスタ9.10の
エミッタ端子に接続され他の一方が第2の電源端子2に
接続された定電流5115と、エミッタ端子が前記ta
lのトランジスタ9.10のエミッタ端子に接続された
第2のトランジスタ11と、前記第2のトランジスタ1
1のコレクタ端子に接続され他の一方が前記第1の電源
端子lに接続された第2の抵抗13と、前記第2のトラ
ンジスタ110ベース端子に接続され他の一方が基準電
源端子4に接続された第3の抵抗14と、ベース端子が
前E第1のトランジスタ9.10のコレクタ端子に接続
されコレクタ端子が前記第1の電源端子IK接続され、
かつエミッタ端子が第1の出力端子゛lに接続された第
3のトランジスタ16と、前記ta3のトランジスタ1
6のエミッタ端子に接続され他の一方が第3の電源端子
3に接続された第4の抵抗17と、ベース端子が前記第
2のトランジスタ11のコレクタ端子に接続されコレク
タ端子が前記第1の電l1111IIl子IK接続され
かつエミッタ端子が第2の出力端子8に接続された第4
のトランジスタ18と、前記ta4のトランジスタ18
のエミッタ端子に接続され他の一方が前記第3の電源端
子3に接続された第6の抵抗19と、前記第2のトラン
ジスタ11のコレクタ端子Km続されかつ他の一方が第
2のトランジスタ11のベース端子に接続された帰還回
路20からなるディジタル回路である。
ル回路は、入力端子5.6と、ベース端子が入力端子5
.6に接続され、コレクタ端子が相互に接続されかつエ
ミッタ端子が相互く接続された第1のトランジスタ9.
10と、前記第1のトランジスタ9.lOのコレクタ端
子に接続され他の一方が第1の電源端子lに接続された
第1の抵抗12と、前記@1のトランジスタ9.10の
エミッタ端子に接続され他の一方が第2の電源端子2に
接続された定電流5115と、エミッタ端子が前記ta
lのトランジスタ9.10のエミッタ端子に接続された
第2のトランジスタ11と、前記第2のトランジスタ1
1のコレクタ端子に接続され他の一方が前記第1の電源
端子lに接続された第2の抵抗13と、前記第2のトラ
ンジスタ110ベース端子に接続され他の一方が基準電
源端子4に接続された第3の抵抗14と、ベース端子が
前E第1のトランジスタ9.10のコレクタ端子に接続
されコレクタ端子が前記第1の電源端子IK接続され、
かつエミッタ端子が第1の出力端子゛lに接続された第
3のトランジスタ16と、前記ta3のトランジスタ1
6のエミッタ端子に接続され他の一方が第3の電源端子
3に接続された第4の抵抗17と、ベース端子が前記第
2のトランジスタ11のコレクタ端子に接続されコレク
タ端子が前記第1の電l1111IIl子IK接続され
かつエミッタ端子が第2の出力端子8に接続された第4
のトランジスタ18と、前記ta4のトランジスタ18
のエミッタ端子に接続され他の一方が前記第3の電源端
子3に接続された第6の抵抗19と、前記第2のトラン
ジスタ11のコレクタ端子Km続されかつ他の一方が第
2のトランジスタ11のベース端子に接続された帰還回
路20からなるディジタル回路である。
定電流源15は第1のトランジスタ9.10と第2のト
ランジスタに流れる電流の和が一定となる回路である。
ランジスタに流れる電流の和が一定となる回路である。
ここで第2のトランジスタ110ベース端子に印加され
ている基準電位より高い電位が入力端子に印加されると
第1のトランジスタ9、IOK多くの電流が流れその電
流は電源端子lから*1の抵抗12を通して流れるため
第1のトランジスタのコレクタ電位は降下する。その時
第2のトランジスタIIK流れる電流は相対的に減少し
、第・lの電源端子lから第2の抵抗13に流れる電流
が減少するため第2のトランジスタ11のコレクタ端子
の電位は上昇する。
ている基準電位より高い電位が入力端子に印加されると
第1のトランジスタ9、IOK多くの電流が流れその電
流は電源端子lから*1の抵抗12を通して流れるため
第1のトランジスタのコレクタ電位は降下する。その時
第2のトランジスタIIK流れる電流は相対的に減少し
、第・lの電源端子lから第2の抵抗13に流れる電流
が減少するため第2のトランジスタ11のコレクタ端子
の電位は上昇する。
また入力端子5.6に第2のトランジスタ110ベース
端子の基準電位より低い電位が印加されると第1のトラ
ンジスタ9.IOK流れる電流は減少し第1のトランジ
スタ9.10のコレクタ端子の電位を上昇させ、相対的
に第2のトランジスタIIK流れる電流を増加させ第2
のトランジスタ11のコレクタ端子の電位を降下させる
。
端子の基準電位より低い電位が印加されると第1のトラ
ンジスタ9.IOK流れる電流は減少し第1のトランジ
スタ9.10のコレクタ端子の電位を上昇させ、相対的
に第2のトランジスタIIK流れる電流を増加させ第2
のトランジスタ11のコレクタ端子の電位を降下させる
。
本発明において、第2のトランジスタ11のコレクタ端
子とベース端子の間に帰還回路20がありそのため第2
のトランジスタ11のコレクタ端子の電位が高い時は帰
還回路20を通してベース端子に流れる電流が増加しベ
ース端子の電位を上昇させ、また第2のトランジスタ1
1のコレクタ端子の電位が降下した時は帰還回路20を
通してベース端子に流れる電流が城少しベース端子の電
位を降下させる。
子とベース端子の間に帰還回路20がありそのため第2
のトランジスタ11のコレクタ端子の電位が高い時は帰
還回路20を通してベース端子に流れる電流が増加しベ
ース端子の電位を上昇させ、また第2のトランジスタ1
1のコレクタ端子の電位が降下した時は帰還回路20を
通してベース端子に流れる電流が城少しベース端子の電
位を降下させる。
従って入力端子5.6に印加される電位が高い時は第2
のトランジスタ11のベース端子の基準電位を高くなり
、入力端子5.6に印加される電位が高い電位から低い
電位になる時@1のトランジスタ9.10と第2のトラ
ンジスタ11との電流の切り換えの時期を速くする。
のトランジスタ11のベース端子の基準電位を高くなり
、入力端子5.6に印加される電位が高い電位から低い
電位になる時@1のトランジスタ9.10と第2のトラ
ンジスタ11との電流の切り換えの時期を速くする。
また入力端子5.6に印加される電位が低い時は第2の
トランジスタ11のベース端子の基準電位が低く表り入
力端子5.6に印加される電位が低い電位から高い電位
になる時第1のトランジスタ9.10と第2のトランジ
スタとの電流の切シ換えの時期を速くする。
トランジスタ11のベース端子の基準電位が低く表り入
力端子5.6に印加される電位が低い電位から高い電位
になる時第1のトランジスタ9.10と第2のトランジ
スタとの電流の切シ換えの時期を速くする。
この様にして電流の切シ換えが速くするととによシ第1
のトランジスタ9.10のコレクタ端子および第2のト
ランジスタ11のコレクタ端子の電位の変化が速くする
。第1のトランジスタ9゜lOのコレクタ端子および第
2のトランジスタ11のコレクタ端子の各電位は各々第
3のトランジスタ16および第4のトランジスタ18の
ベース端子に伝達され、第1のトランジスタ9.10の
コレクタ端子の電位が高い時第3のトランジスタ16に
流れる電流を多くしエミッタ端子の電位を高くして第1
の出力端子7に出力し低い時第3のトランジスタ16に
流れる電流を少なくしエミッタ端子の電位を低くして第
1の出力端子7に出力しまた第2のトランジスタ11の
コレクタ端子の電位が低い時に第4のトランジスタ18
に流れる電流を少なくしエミッタ端子の電位を低くして
第2の出力端子8に出力し、電位が高い時に第4のトラ
ンジスタ18に流れる電流を多くシ、工ζツタ端子の電
位を高くして第2の出力端子8に出力する。
のトランジスタ9.10のコレクタ端子および第2のト
ランジスタ11のコレクタ端子の電位の変化が速くする
。第1のトランジスタ9゜lOのコレクタ端子および第
2のトランジスタ11のコレクタ端子の各電位は各々第
3のトランジスタ16および第4のトランジスタ18の
ベース端子に伝達され、第1のトランジスタ9.10の
コレクタ端子の電位が高い時第3のトランジスタ16に
流れる電流を多くしエミッタ端子の電位を高くして第1
の出力端子7に出力し低い時第3のトランジスタ16に
流れる電流を少なくしエミッタ端子の電位を低くして第
1の出力端子7に出力しまた第2のトランジスタ11の
コレクタ端子の電位が低い時に第4のトランジスタ18
に流れる電流を少なくしエミッタ端子の電位を低くして
第2の出力端子8に出力し、電位が高い時に第4のトラ
ンジスタ18に流れる電流を多くシ、工ζツタ端子の電
位を高くして第2の出力端子8に出力する。
第4の抵抗17および第6の抵抗19は各々第3のトラ
ンジスタ16に流れる電流および第4のトランジスタ1
7に流れる電流を電圧に変換する回路であり、第3の電
源端子3は第2の電源端子2と同じであっても動作1変
わりがない。
ンジスタ16に流れる電流および第4のトランジスタ1
7に流れる電流を電圧に変換する回路であり、第3の電
源端子3は第2の電源端子2と同じであっても動作1変
わりがない。
本発明に係るディジタル回路は、上記の如きものなので
第2のトランジスタのベース端子の電位を入力端子に印
加される電位に応じて変化させることKより負荷によシ
立上がシ時間もしくは立下がり時間が増大しても遅延時
間を少なくすることが可能なるという効果を奏する。
第2のトランジスタのベース端子の電位を入力端子に印
加される電位に応じて変化させることKより負荷によシ
立上がシ時間もしくは立下がり時間が増大しても遅延時
間を少なくすることが可能なるという効果を奏する。
第1図は、本考案の一実施例を示す回路図、第2図は従
来のディジタル回路の例を示す回路図である。 l・・・第1の電源端子 2・・・第2の電源端子3
・・・第3の電源端子 4・・・基準電源端子5.6
・・・入力端子 7・・・第1の出力端子8・
・・第2の出力端子
来のディジタル回路の例を示す回路図である。 l・・・第1の電源端子 2・・・第2の電源端子3
・・・第3の電源端子 4・・・基準電源端子5.6
・・・入力端子 7・・・第1の出力端子8・
・・第2の出力端子
Claims (4)
- (1)所定数の入力端子及び出力端子と、ベース端子が
前記入力端子に接続され、コレクタ端子が相互に接続さ
れ、かつエミッタ端子が相互に接続された単数もしくは
複数の第1のトランジスタと、前記第1のトランジスタ
のコレクタ端子に接続され他の一方が第一の電源端子に
接続された第1の抵抗と、前記第1のトランジスタのエ
ミッタ端子に接続され、他の一方が第2の電源端子に接
続された定電流源と、エミッタ端子が前記第1のトラン
ジスタのエミッタ端子に接続された第2のトランジスタ
と、前記第2のトランジスタのコレクタ端子に接続され
他の一方を前記第1の電源端子に接続された第2の抵抗
と、前記第2のトランジスタのベース端子に接続され他
の一方を基準電源端子に接続された第3の抵抗と、前記
第2のトランジスタのコレクタ端子に接続され他の一方
を前記第2のトランジスタのベース端子に接続された帰
還回路とからなるディジタル回路。 - (2)ベース端子が前記第1のトランジスタのコレクタ
端子に接続され、コレクタ端子が前記第1の電源端子に
接続されかつエミッタ端子が第1の出力端子接続される
第3のトランジスタと、前記第3のトランジスタのエミ
ッタ端子に接続され他の一方を前記第2の電源端子もし
くは第3の電源端子に接続された第4の抵抗とを備える
請求の範囲第1項記載のディジタル回路。 - (3)ベース端子が前記第2のトランジスタのコレクタ
端子に接続されコレクタ端子が前記第1の電源端子に接
続されかつエミッタ端子が第2の出力端子に接続された
第4のトランジスタと、前記第4のトランジスタのエミ
ッタ端子に接続され他の一方を前記第2の電源端子もし
くは前記第3の電源端子に接続された第6の抵抗とを備
える請求の範囲第1項記載のディジタル回路。 - (4)定電流源を抵抗とした請求の範囲第1項のディジ
タル回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59207130A JPS6187421A (ja) | 1984-10-04 | 1984-10-04 | デイジタル回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59207130A JPS6187421A (ja) | 1984-10-04 | 1984-10-04 | デイジタル回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6187421A true JPS6187421A (ja) | 1986-05-02 |
Family
ID=16534687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59207130A Pending JPS6187421A (ja) | 1984-10-04 | 1984-10-04 | デイジタル回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6187421A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4669306A (en) * | 1984-06-13 | 1987-06-02 | Nippondenco Co., Ltd. | Heat-wire type air flow measurement apparatus |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5494269A (en) * | 1978-01-09 | 1979-07-25 | Hitachi Ltd | Logic circuit |
-
1984
- 1984-10-04 JP JP59207130A patent/JPS6187421A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Priority date | Publication date | Assignee | Title |
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