JPS6185841A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分ＩＰ）
この発明は、多層配線における段差部での下層の導電層
と上層の導ｇ層の短絡および上層の導電層の断線を解決
するようにした半導体装置の製造方法に関する。Detailed Description of the Invention (Industrial Application IP) This invention solves short circuits between the lower conductive layer and the upper conductive g layer and disconnections in the upper conductive layer at step portions in multilayer wiring. The present invention relates to a method of manufacturing a semiconductor device.
（従来の技術）
従来の多層配線構造の半導体装置の製造方法としては、
たとえば、特願昭５９−６１１７５号。(Prior art) As a conventional method for manufacturing a semiconductor device with a multilayer wiring structure,
For example, Japanese Patent Application No. 59-61175.
特公昭５１−１５９５７号公報などにより提案されてい
る。This method has been proposed in Japanese Patent Publication No. 51-15957.
このうちの代表的な一例として、特願昭５９−６１１７
５号を例にとって説明する。第４図（ＩＬ）〜第４図（
ｄｌはその工程説明図である。As a representative example of these, patent application No. 59-6117
This will be explained using No. 5 as an example. Figure 4 (IL) - Figure 4 (
dl is an explanatory diagram of the process.
まず、第４図ｔａ＋に示すようにＰ型またはＮ型の拡散
層２が形成された半導体基板１上に、例えば酸化膜など
の第１絶縁ｌｌｌ３を形成する。First, as shown in FIG. 4 ta+, a first insulating film 3 such as an oxide film is formed on the semiconductor substrate 1 on which the P-type or N-type diffusion layer 2 is formed.
次に、第４図（ｂｌに示すように、拡散Ｗｊ２とコンタ
クトをとるための窓を、絶ｎ層３に設けた後、金属膜、
例えばｈｔＢを蒸着などで形成し、拡散層２とフンタク
トをとるための導電Ｗ３４ａと配線となる導電ＷＩ４ｂ
を７オトリソ技術で形成する。Next, as shown in FIG. 4 (bl), after providing a window in the absolute n layer 3 for making contact with the diffusion Wj2, a metal film,
For example, htB is formed by vapor deposition, conductive W34a is used to maintain direct contact with the diffusion layer 2, and conductive WI4b is used as wiring.
is formed using 7 otolithography technology.
次に、第４図（Ｃ１に示すように、導電層４ａ、４ｂを
含む第１絶縁層３上にＣＶＤ法などによりリンガラス酸
化膜などを形成し、第２絶縁層５とする。Next, as shown in FIG. 4 (C1), a phosphorous glass oxide film or the like is formed on the first insulating layer 3 including the conductive layers 4a and 4b by CVD or the like to form the second insulating layer 5.
次に、第４図（ｄｌに示すように、第２絶ｎＪＦ１５に
ブオトリソ技術により、選択的に第１導電ＪＦｉ ４
’上にコンタクトをとるための窓を設けた後、この窓を
含む第２絶縁層５上にアルミ膜などの金Ｆ！４膜を形成
する。その後、フォトリソ技術により必要な配線層、つ
まり第２導電ＷＩＩ６を形成する。Next, as shown in FIG.
'After providing a window for making contact on the top, cover the second insulating layer 5 including the window with gold film such as aluminum film! 4 films are formed. Thereafter, a necessary wiring layer, that is, the second conductive WII6, is formed by photolithography.
（発明が解決しようとする問題点）
しかしながら、第４図１ｄｌに示されているような半導
体装置には、次のような欠点がある。第４図１ｄｌにお
いて、第２絶縁層５は下層の第１導電層４ｍ、４ｂなど
と同じ凹凸状の表面段差を示す形になり、丸印Ａにおけ
る段差部で、第２導電Ｆ１６が薄くなったり、切れたり
する、いわゆる段切れを生じろ。(Problems to be Solved by the Invention) However, the semiconductor device shown in FIG. 4 1dl has the following drawbacks. In FIG. 4 1dl, the second insulating layer 5 has the same uneven surface steps as the first conductive layers 4m, 4b, etc. below, and the second conductive layer F16 becomes thinner at the step portion indicated by the circle A. This creates what is called a step break, which occurs when the object bends or breaks.
また、第５図の円Ａの部分で明らかなように、第２絶縁
層５は下層の第１導電層４ａなどの端の部分の丸印Ｂ（
第４図［ｄｌ）で薄（なるため、この第４図（ｄｌに示
す丸印Ｂにおいて、第１導ｔＰ５４ ａと第２導電層６
間の絶縁耐圧が著しく低下するという欠点を有している
。Furthermore, as is clear from the circle A in FIG. 5, the second insulating layer 5 is marked with a circle B (
FIG. 4 [dl] and thin (because of this, in the circle B shown in FIG. 4 (dl), the first conductive layer tP54 a and the second conductive layer 6
It has the disadvantage that the dielectric strength between the two is significantly reduced.
これらの欠点を解消するため、各種の技術が開発されて
お与、例えば、代表的なものとして、アルミの陽極酸化
を用いたもの（特公昭５６−１０７８８号公報）、配線
傾斜エツチングによるもの（特公昭４９−４１７７号公
報）、低温アルミナ膜によるもの（特公昭５１−１５９
５７号公報）、ボリイξド四脂膜によるもの（特公昭５
６−５５０２号公報）などがあるが、これらの先行技術
の方法には一長一短があり、必ずしもよい解決方法でミ
よない。In order to eliminate these drawbacks, various techniques have been developed, including, for example, a method using anodic oxidation of aluminum (Japanese Patent Publication No. 10788/1988), a method using inclined wiring etching ( (Japanese Patent Publication No. 49-4177), by low-temperature alumina film (Japanese Patent Publication No. 51-159)
Publication No. 57), by Boli ξ dotetralipid membrane (Special Publication No. 57),
However, these prior art methods have advantages and disadvantages, and are not necessarily good solutions.
この発明は、前記従来技術が持っている多層配線におけ
る段差部での下層の導電層と上層の導電層の短絡および
上層の導Ｔｉ層の断線について解決した半導体装置の製
造方法を提供するものである。The present invention provides a method for manufacturing a semiconductor device that solves the problem of short circuit between the lower conductive layer and the upper conductive layer at the stepped portion in the multilayer wiring and disconnection of the upper conductive Ti layer, which the prior art has. be.
（問題点を解決するための手段）
この発明は、半導体基板上の第１絶縁層上に第１導電層
を形成する工程と、この第１導電ｍの下の第１絶縁層を
除く第１絶縁層の表面上にリンをドープしたリンドープ
絶縁層を形成する工程と、第１導電層を含む第１絶縁Ｒ
８よびリンドープ絶縁膜上にＣＶＤ法により第２４ｊ！
ｌ縁層を形成する工程と、この第２絶縁層上に第２導Ｔ
ＩＮを形成する工程とを経るものである。(Means for Solving the Problems) The present invention includes a step of forming a first conductive layer on a first insulating layer on a semiconductor substrate, and a first conductive layer excluding the first insulating layer under the first conductive layer m. forming a phosphorus-doped insulating layer on the surface of the insulating layer; and a step of forming a first insulating layer including a first conductive layer.
8 and the 24j! by CVD method on the phosphorus-doped insulating film!
forming a second insulating layer and forming a second conductive layer on the second insulating layer;
This process goes through a step of forming an IN.
（作 用）
この発明によれば、以上のような工程を経るので、第１
絶縁層上に第１導ｍ１ＦＪを形成し、この第１導電層を
形成した部分以外の第１絶ｎ層上にリンドープ絶縁膜を
形成することによゆ、第１１８繰層およびリンドープ絶
縁層上にＣＶＤ法により第２４ａ縁層を形成する際に、
リンドープ絶縁層上の第２絶縁層の成長が速くなり、第
１導電層上の第２絶ｎＭと第１絶縁層上の第２絶縁層の
膜厚の差を減少し、第２絶ｎ層全面を平坦化され、した
がって、前記問題点を解決できる。(Function) According to this invention, since the above steps are performed, the first
By forming a first conductive m1FJ on the insulating layer and forming a phosphorus-doped insulating film on the first insulating layer other than the portion where the first conductive layer is formed, When forming the 24th edge layer by CVD method,
The growth of the second insulating layer on the phosphorus-doped insulating layer is accelerated, reducing the difference in thickness between the second insulating layer on the first conductive layer and the second insulating layer on the first insulating layer, The entire surface is flattened, thus solving the above problem.
（実施例）
以下、この発明の半導体装置の製造方法の一実施例を第
１図ｔａ＋〜第１図（ｆｌを用いて説明する。まず第１
図（ｍｌに示すように、Ｐ型またはＮ型拡散層１２が形
成された半導体基板１１上に、例えば、酸化膜などの第
１絶縁Ｗ１１３を形成する。(Example) An example of the method for manufacturing a semiconductor device of the present invention will be described below using FIGS.
As shown in the figure (ml), a first insulating film W113 such as an oxide film is formed on the semiconductor substrate 11 on which the P-type or N-type diffusion layer 12 is formed.
次に、第１図（ｂｌに示すように、第１絶縁Ｆｔ１３の
表面上に、拡散Ｗ１１２とコンタクトをとるための窓を
設けた後、導電Ｐ５１４を、例えばＡＩを蒸着などで５
０００人〜９０００人形成する。Next, as shown in FIG. 1 (bl), a window is provided on the surface of the first insulating Ft13 to make contact with the diffusion W112, and then a conductive layer P514 is formed, for example, by vapor deposition of AI.
000 to 9000 people will be formed.
次に、第１図ｔｅｌに示すように、導電Ｐ５１４上にレ
ジストをコーティングして、拡散層１２とコンタクトを
とるための導電層や配線となる導電層上にレジスト１５
を設け、導電層１４をエツチングして、拡散層１２とコ
ンタクトをとるための導電層１４ａと配線となる導電層
１４ｂを形成する。Next, as shown in FIG.
The conductive layer 14 is etched to form a conductive layer 14a for contacting the diffusion layer 12 and a conductive layer 14b for wiring.
次に第１図（ｄｌに示すように、第１絶縁Ｗ１１３やレ
ジスト１５の表面上に、イオン注入技術を使用してＩ
Ｘ １０ ”ｃｍ−’程度のＩＳ濃度のリンをドープし
た１０００〜２０００人位のリンドープ絶縁Ｗ！１１６
を第１絶縁Ｒ１３上に形成する。Next, as shown in FIG. 1 (dl), an ion implantation technique is used to implant an I
1000 to 2000 phosphorus-doped insulation W!116 doped with phosphorus with an IS concentration of about X 10 "cm-"
is formed on the first insulator R13.
次に、第１図（ｅ）に示すようにレジスト１５を除去し
て、導電Ｑ１４ａ、１４ｂを含むリンドープＩａ Ｉｔ
層１６上に常圧ＣＶＤ法により、リンガラスや酸化膜を
３００℃〜５００℃の低温常圧で５０００人〜８０００
人形成し、第２絶ｎ后１７とする。Next, as shown in FIG. 1(e), the resist 15 is removed and the phosphorus-doped Ia It
A phosphorus glass or oxide film is formed on the layer 16 by atmospheric pressure CVD at a low temperature of 300°C to 500°C under normal pressure for 5,000 to 8,000 coats.
He formed a person and became 17 years old after his second death.
次ニ、Ｆ ｌ 図１ｆｌｌｃ示スヨウ＋ｃ、第２ ｖＡ
縁７５１７にフォトリソ技術により、選択的に第１導電
層１４ａ上にフンタクトをとるための窓を設け、この窓
を含む第２絶縁層１７上に導電層を、例えば、ＡＩを蒸
着などで８０００人〜１００００人形成する。その後、
フォトリソ技術により、必要な配置＊ＪＦＪつまり第２
導電層１８を形成する。Next, F l Figure 1 fllc shows +c, 2nd vA
A window is selectively formed on the first conductive layer 14a on the edge 7517 by photolithography, and a conductive layer, for example, AI is deposited on the second insulating layer 17 including this window by 8,000 people. ~10,000 people will be formed. after that,
With photolithography technology, the necessary placement *JFJ, that is, the second
A conductive layer 18 is formed.
この発明の特徴的なところは、第１導電層下の第１絶縁
Ｒ１３を除く第１絶縁層１３上のＰＳＧ（リンドープ絶
ｎ層１６）によって、第２絶縁層１７の成長速度が高く
なることを利用したものである。すなわち、下地がＰＳ
Ｇの第１絶縁層１３のところは、従来例と比較して膜厚
の成長速度が速くなる。導電層１４ａ、１４ｂ上では、
従来例と膜厚の成長速度は変らない。The characteristic feature of this invention is that the growth rate of the second insulating layer 17 is increased by the PSG (phosphorus-doped isolated n layer 16) on the first insulating layer 13 excluding the first insulating layer R13 under the first conductive layer. This is what was used. In other words, the base is PS
The growth rate of the film thickness of the first insulating layer 13 of G is faster than that of the conventional example. On the conductive layers 14a and 14b,
The growth rate of film thickness is unchanged from the conventional example.
したがって、選択的に成長することにより、第１図ｆｆ
）からも明らかなように、段差部におけろ第２絶縁層１
７の段差Ｃを軽減することができろ。Therefore, by selectively growing FIG.
), it is clear that the second insulating layer 1
Can you reduce the step C in 7?
ここで、従来の製造方法とこの発明の製造方法によって
得られた半導体装置を表にして対比すると、次の第１表
の通りである。Here, a comparison of semiconductor devices obtained by the conventional manufacturing method and the manufacturing method of the present invention is shown in Table 1 below.
く第 １ 表〉
この第１表において、ＣＶＤ膜は、酸化膜でもリンドー
プ膜でも、この効果は変らない。この効果は実験的にＣ
ＶＤの成長温度が低い程大きい。Table 1 In Table 1, this effect remains the same whether the CVD film is an oxide film or a phosphorus-doped film. This effect was experimentally confirmed by C
The lower the VD growth temperature, the greater the effect.
したがって、ＣｖＤの反応が生じる範囲で最も低い温度
（３００〜４００℃）が好ましい。Therefore, the lowest temperature (300 to 400°C) in which the CvD reaction occurs is preferable.
この発明では、常圧ＣＶＤ膜成長速度の下地表面濃度依
存性を利用して成長を行っている。第２図（絶縁膜中の
リン量対比ＣＶＤ膜の成長速度比）に示すように、下地
絶縁層中のリン量が増加すると、ＣＶＤ膜成長速度も増
加する関係がある。下地絶縁層中にリンを含まない場合
（丸印の位置）に比べて、下地絶縁層にリンを含んだ場
合は、ＣＶＤ膜の成長速度が増加する。In this invention, growth is performed using the dependence of the atmospheric pressure CVD film growth rate on the underlying surface concentration. As shown in FIG. 2 (ratio of growth rate of CVD film to amount of phosphorus in the insulating film), as the amount of phosphorus in the underlying insulating layer increases, the growth rate of the CVD film also increases. When the base insulating layer contains phosphorus, the growth rate of the CVD film increases compared to when the base insulating layer does not contain phosphorus (the position of the circle mark).
この現象を利用して、第２絶縁層１７を常圧ＣＶＤ法に
より形成する場合、第１絶縁層１３の表面上にリンをド
ープした絶縁層を形成したとき（この発明）は、第１絶
縁ＪｌｌＪ１３の表面上にリンをドープした絶縁層を形
成しないとき（従来）に比べて、ＣＶＤ１５１の成長速
度が増加するため、第１艷縁１７４９１３上のＣＶＤ膜
の厚さが厚（なる。When forming the second insulating layer 17 by normal pressure CVD using this phenomenon, when forming an insulating layer doped with phosphorus on the surface of the first insulating layer 13 (this invention), the first insulating layer 17 Since the growth rate of the CVD film 151 increases compared to the case where a phosphorus-doped insulating layer is not formed on the surface of the JllJ13 (conventional), the thickness of the CVD film on the first arm edge 174913 becomes thicker.
第５図に示した従来の製造方法と第３図に示したこの発
明による製造方法で形成された第２絶縁ＦｙＡ１７の断
面図かられかるように、従来例の丸印Ａ部に比べて、こ
の実施例の丸印Ａ部では、リンをドープした絶縁層を形
成してい、るため、第２絶譚層１７のｙＩＩ！Ｌが、従
来例に比べて厚くなることにより、導電ｒｆ’ｉ １４
以上の第２絶縁層１７の膜厚とリンをドープした絶縁
層１６上の第２絶縁層１７の膜厚差が大幅に減少する。As can be seen from the cross-sectional views of the second insulation FyA17 formed by the conventional manufacturing method shown in FIG. 5 and the manufacturing method according to the present invention shown in FIG. In the circle A part of this embodiment, an insulating layer doped with phosphorus is formed, so that the yII! By making L thicker than in the conventional example, conductive rf'i 14
The difference in the thickness of the second insulating layer 17 and the second insulating layer 17 on the phosphorus-doped insulating layer 16 is significantly reduced.
したがって、この発明による製造方法を使用した場合、
第１図（ｆｌに示すように、丸印Ｃ部において、第２導
Ｔ１Ｍ １ Ｂが薄くなったり、切れたりすることが大
幅に減少する。また丸印り部において、第１導電層とし
ての導電層１４ａの端の部分で、第２ ｔｌ！！縁層１
７が薄くなることが大幅に減少し、これにより導電層１
４ｍと第２導ｒｉ７１１１１８の短絡も大幅に減少する
。Therefore, when using the manufacturing method according to this invention,
As shown in FIG. 1 (fl), the second conductive layer T1M 1 B is less likely to become thin or break in the circle C portion. Also, in the circle C portion, the second conductive layer T1M 1 B is less likely to become thin or break. At the end portion of the conductive layer 14a, the second tl!!edge layer 1
The thinning of the conductive layer 1 is significantly reduced, which reduces the thinning of the conductive layer 1.
4m and the second conductor 711118 are also significantly reduced.
この発明に使用したリンをドープしたリンドープ絶縁層
上とリンをドープしない第１絶縁ｒ？ｉ３上のＣＶＤ膜
成長速度の違いについての詳しい現象は、まだ解明され
ていないが、ｍ２図に示すような実験結果が得られてい
る。The top of the phosphorus-doped insulating layer used in this invention and the first insulating layer not doped with phosphorus? Although the detailed phenomenon of the difference in CVD film growth rate on i3 has not yet been elucidated, experimental results as shown in the m2 diagram have been obtained.
（発明の効果）
以上詳細に説明したように、この発明によれば、第１導
ｍ屑の下の第１絶縁層を除く第１絶ｎＦＪ上にＣＶＤ法
によりリンドープ絶ｆｉ層を形成して第２他縁層を形成
することにより、この第２絶縁層の成長速度を速くでき
、第１導電層上の第２絶縁ばの膜厚と第１絶縁層上の第
２絶縁層の膜厚の差を減少して第２絶縁層全面を平坦化
できる。(Effects of the Invention) As described in detail above, according to the present invention, a phosphorus-doped insulating layer is formed on the first insulating nFJ except for the first insulating layer under the first conductive scrap by the CVD method. By forming the second other edge layer, the growth rate of the second insulating layer can be increased, and the thickness of the second insulating layer on the first conductive layer and the thickness of the second insulating layer on the first insulating layer can be increased. The entire surface of the second insulating layer can be planarized by reducing the difference in the second insulating layer.
これにともない、多層配線における段差部での下層の導
電層と上層の導電Ｈの短絡および上層の導ｒｉ層の断線
を防止できる効果をスする。Accordingly, it is possible to prevent a short circuit between a lower conductive layer and an upper conductive layer H at a stepped portion in a multilayer wiring, and a disconnection of an upper conductive layer.
第１図ｔａ＋ないし第１図（ｆｌはこの発明の半導体装
厩の製造方法の一実施例の工程説明図、第２図は同上半
導体装置の製造方法におけろ第１＄１！ｌ縁だ中のリン
量比とＣＶＤｆｉの成長速度比の関係を示すグラフ、第
３図はこの発明の半導体装置の製造方法によって得られ
た半導体装置におけろ第１導電層と第２絶縁層との段差
部分を第５図と対比して説明するための図、第４図（ａ
ｌないし第４図（ｄｌはそれぞれ従来の半導体装置の製
造方法の一実施例の工程説明図、第５図は従来の半導体
装置の製造方法によって得られた半導体装置における第
１導電層と第２絶ｎ層との段差部分を説明するための図
である。
１１・・・半導体基板、１２・・・拡散層、１３・・・
第１絶縁層、１４ｍ、１４ｂ・・第１導電層、１６・・
・リンドーヅ絶縁層、１７・・第２絶縁層、１８・・・
第２導電層。
■１３手導体蟇扱
１２、拡敷７１ｉ
１３゛町耽情、！１
４ａ、１４ｂ＋１１４を眉
１６：リソトブ＋乞今翫５
Ｉ７・第２耗作屈
１８：算２濤電屡
第２図
云
糸と糸お輿中のりソ責比
第４図
第３図
第５図Fig. 1 ta+ to Fig. 1 (fl are process explanatory diagrams of an embodiment of the method for manufacturing a semiconductor device of the present invention, and Fig. 2 is the 1st $1! l edge in the method for manufacturing the same semiconductor device as above. FIG. 3 is a graph showing the relationship between the phosphorus content ratio in the CVD film and the growth rate ratio of CVDfi, and FIG. Figure 4 (a) is a diagram for explaining the parts in comparison with Figure 5.
1 to 4 (dl are process explanatory diagrams of an example of a conventional semiconductor device manufacturing method, respectively, and FIG. 5 is a diagram showing the first conductive layer and the second conductive layer in a semiconductor device obtained by the conventional semiconductor device manufacturing method It is a diagram for explaining the step portion with the absolute n layer. 11... Semiconductor substrate, 12... Diffusion layer, 13...
First insulating layer, 14m, 14b...First conductive layer, 16...
・Rindozu insulating layer, 17... Second insulating layer, 18...
Second conductive layer. ■13 hand conductor toad handling 12, expansion 71i 13゛ town indulgence,! 1 4a, 14b + 114 eyebrows 16: Risotobu + request now 5 I7・2nd wear and tear 18: Arithmetic 2 濤翤屡 2nd figure yun thread and thread Okoshi Naka Nori So responsibility ratio 4th figure 3 Figure 5 figure
Claims (1)
工程と、上記第１導電層下の第１絶縁層を除く、第１絶
縁層の表面上にリンをドープしたリンドープ絶縁層を形
成する工程と、上記第１導電層を含む第１絶縁層および
リンドープ絶縁層上にＣＶＤ法により第２絶縁層を形成
する工程と、この第２絶縁層上に第２導電層を形成する
工程とよりなる半導体装置の製造方法。forming a first conductive layer on a first insulating layer on a semiconductor substrate; and forming a phosphorus-doped insulating layer on the surface of the first insulating layer except for the first insulating layer under the first conductive layer. a step of forming a second insulating layer by a CVD method on the first insulating layer including the first conductive layer and the phosphorus-doped insulating layer; and a step of forming a second conductive layer on the second insulating layer. A method of manufacturing a semiconductor device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20700084A JPS6185841A (en) | 1984-10-04 | 1984-10-04 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20700084A JPS6185841A (en) | 1984-10-04 | 1984-10-04 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6185841A true JPS6185841A (en) | 1986-05-01 |
Family
ID=16532529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20700084A Pending JPS6185841A (en) | 1984-10-04 | 1984-10-04 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6185841A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1076926C (en) * | 1994-07-27 | 2001-12-26 | 东丽株式会社 | Optical filter for display |
-
1984
- 1984-10-04 JP JP20700084A patent/JPS6185841A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1076926C (en) * | 1994-07-27 | 2001-12-26 | 东丽株式会社 | Optical filter for display |
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