JPS6184920A - 論理積演算用の半導体回路装置 - Google Patents
論理積演算用の半導体回路装置Info
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- JPS6184920A JPS6184920A JP60210893A JP21089385A JPS6184920A JP S6184920 A JPS6184920 A JP S6184920A JP 60210893 A JP60210893 A JP 60210893A JP 21089385 A JP21089385 A JP 21089385A JP S6184920 A JPS6184920 A JP S6184920A
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- circuit device
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1738—Controllable logic circuits using cascode switch logic [CSL] or cascode emitter coupled logic [CECL]
-
- H—ELECTRICITY
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
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- Mathematical Physics (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特許請求の範囲第1項の前文によるエミッタ
結合論理(ECL)回路内の論理積演算の実現に関する
。
結合論理(ECL)回路内の論理積演算の実現に関する
。
ECL論理モジュールは、トランジスタの飽和が生じな
いので、特に高速性の点で優れている。
いので、特に高速性の点で優れている。
その回路原理は、1つの差動増幅器内に1つの一定のエ
ミ’lり電流が供給され、また第1のトランジスタのベ
ースがLレベルとHレベルとの間のバイアス電圧を有す
ることに基づいている。第2のトランジスタのベースの
電位に応じて第2のトランジスタまたは第1のトランジ
スタが、それぞれ付属のコレクタ抵抗に、出力状態を決
定する1つの電圧降下を生ずる電流を受ける。論理積演
算は、多くのこのような段が重なり合って位置している
直列ゲーティング、すなわち最も下のレベル平面のコレ
クタがそれぞれ次に高い電位平面に属する差動段のエミ
ッタと接続されており、また証も上の平面のみがコレク
タ抵抗を有する直列ゲーティングにより非常に簡単に実
現可能である。オアゲートでは最も上の電位平面のコレ
クタは1つの節点に、またそこからコレクタ抵抗に通し
ている。
ミ’lり電流が供給され、また第1のトランジスタのベ
ースがLレベルとHレベルとの間のバイアス電圧を有す
ることに基づいている。第2のトランジスタのベースの
電位に応じて第2のトランジスタまたは第1のトランジ
スタが、それぞれ付属のコレクタ抵抗に、出力状態を決
定する1つの電圧降下を生ずる電流を受ける。論理積演
算は、多くのこのような段が重なり合って位置している
直列ゲーティング、すなわち最も下のレベル平面のコレ
クタがそれぞれ次に高い電位平面に属する差動段のエミ
ッタと接続されており、また証も上の平面のみがコレク
タ抵抗を有する直列ゲーティングにより非常に簡単に実
現可能である。オアゲートでは最も上の電位平面のコレ
クタは1つの節点に、またそこからコレクタ抵抗に通し
ている。
論理積演算における入力変数の数は、レベルが各1つの
ダイオード電圧だけ異なる可能な直列ゲーティング段の
数により制限されている。十分な信号変化幅を保証する
ため、4.5ないし5.2vの供給電圧における必要な
電流源の考慮のもとに最大3つの段が臣なり合って位置
し得る。
ダイオード電圧だけ異なる可能な直列ゲーティング段の
数により制限されている。十分な信号変化幅を保証する
ため、4.5ないし5.2vの供給電圧における必要な
電流源の考慮のもとに最大3つの段が臣なり合って位置
し得る。
Lりのアンドゲート内の3つよりも多い入力変数の実現
は公知の技術に従って、それぞれ部分論理演算を行う多
くの直列ゲーティングゲートの縦続接続により行われる
。その際、3つの入力変数から、次に続くゲートの1つ
の入力端を駆動する1つの(補助)出力信号が生ずる。
は公知の技術に従って、それぞれ部分論理演算を行う多
くの直列ゲーティングゲートの縦続接続により行われる
。その際、3つの入力変数から、次に続くゲートの1つ
の入力端を駆動する1つの(補助)出力信号が生ずる。
たとえば、4つの入力変数は、fJS2図中にラッチを
有する1つの4ビツト・マルチプレクサの1つの回路の
例で示されているように、第【のゲートの3つの直列r
゛−テイング段よび第2のゲートの2つの段を必要とす
る。
有する1つの4ビツト・マルチプレクサの1つの回路の
例で示されているように、第【のゲートの3つの直列r
゛−テイング段よび第2のゲートの2つの段を必要とす
る。
第2図の回路例に属する論理機能は
Q (L)=A−B−CDI+A−fI−C−D2+λ
・B−C−D3+λ・B−C−D4+Q(L−1)
C である、アンドゲートの最大4つの入力変数は2つの縦
Vt接続された直列ゲーティングゲートを必要とする。
・B−C−D3+λ・B−C−D4+Q(L−1)
C である、アンドゲートの最大4つの入力変数は2つの縦
Vt接続された直列ゲーティングゲートを必要とする。
第1のゲートは論理機能M=A・B・DI+A−■・D
2十人・B−03十λ・TJ−04を実現し、また第2
のゲートは論理機能Q (t)=M−C4Q(L−1)
Cを実現する。!&も下のレベルl’ il+i
V S I上には、それぞれエミッタ抵抗R11ないし
RI7を有し回路に1!魔を供給する定電流源j lな
いし!7が位置している。ベースバイアス電圧VB3を
有する最も下の直列ゲーティング段の両差動増幅器DA
およびDCはエミッタホロワTAおよびTCおよびそれ
らの入力端AおよびCにより制御される。ダイオードD
IAおよびDICは、入力端BおよびMを有するエミッ
タホロワ′「I3、TMおよびTIQ(L−11により
、またベース直列低位RE3と結びついてQによりX1
ill121Iされる差動段DBI、DB2、DMおよ
びDQ(t−1>に対するベースバイアス電圧VB2を
有する次に高い段へのレベルマツチングの役割をする。
2十人・B−03十λ・TJ−04を実現し、また第2
のゲートは論理機能Q (t)=M−C4Q(L−1)
Cを実現する。!&も下のレベルl’ il+i
V S I上には、それぞれエミッタ抵抗R11ないし
RI7を有し回路に1!魔を供給する定電流源j lな
いし!7が位置している。ベースバイアス電圧VB3を
有する最も下の直列ゲーティング段の両差動増幅器DA
およびDCはエミッタホロワTAおよびTCおよびそれ
らの入力端AおよびCにより制御される。ダイオードD
IAおよびDICは、入力端BおよびMを有するエミッ
タホロワ′「I3、TMおよびTIQ(L−11により
、またベース直列低位RE3と結びついてQによりX1
ill121Iされる差動段DBI、DB2、DMおよ
びDQ(t−1>に対するベースバイアス電圧VB2を
有する次に高い段へのレベルマツチングの役割をする。
この平面の上位に差動増幅器DB1ないしDE4および
入力端DIないしD4を有する第3の直列ゲーティング
段が置かれている。
入力端DIないしD4を有する第3の直列ゲーティング
段が置かれている。
付Hのバイアス電圧VBIは2つの2エミ7クトランジ
スタのベースに与えられており、それらのコレクタは一
緒にされており、また共通のコレクタ電位REIと結び
ついて1つの論理和演算を形成する。そのコレクタ電位
はトランジスタTMを介して、直列に接続されている第
2の直列ゲーティングゲートの入力端Mを制御し、その
出力状態Qおよびζは差動段DMおよびDQ(t−1>
のコレクタおよびそれらの負荷抵抗RE2、RE4およ
びRE5に生じ、また回路の出力を形成する。
スタのベースに与えられており、それらのコレクタは一
緒にされており、また共通のコレクタ電位REIと結び
ついて1つの論理和演算を形成する。そのコレクタ電位
はトランジスタTMを介して、直列に接続されている第
2の直列ゲーティングゲートの入力端Mを制御し、その
出力状態Qおよびζは差動段DMおよびDQ(t−1>
のコレクタおよびそれらの負荷抵抗RE2、RE4およ
びRE5に生じ、また回路の出力を形成する。
この方法の欠点は、通過すべき直列ゲーティング段の数
に関係し、またたとえば第2図による回路に対して典型
的にQの後の信号Diに対しては1.07ns、Qの後
のAに対しては1.33ns、Qの後の已に対しては1
.20 n sである比較的長いゲート通過時間、高い
回路消費により引き起こされる高い電力需要およびさま
ざまに最適でない直列ゲーティング段の利用である。
に関係し、またたとえば第2図による回路に対して典型
的にQの後の信号Diに対しては1.07ns、Qの後
のAに対しては1.33ns、Qの後の已に対しては1
.20 n sである比較的長いゲート通過時間、高い
回路消費により引き起こされる高い電力需要およびさま
ざまに最適でない直列ゲーティング段の利用である。
本発明の目的は、回路技術的な対策により入力変数の数
を一層高め、かつ信号通過時間を短縮することである。
を一層高め、かつ信号通過時間を短縮することである。
この[1的は、本発明によれば、特許請求の範囲第1項
に記載の論理積演算用の半導体回路装置により達成され
る。
に記載の論理積演算用の半導体回路装置により達成され
る。
本発明の好ましい実施態様は特許請求の範囲第2項ない
し第11項に示されている。
し第11項に示されている。
以下、第1図に示されている実施例により本発明を一層
詳細に説明する。第2図中の要素と同一のV!素には同
一の参照符号が付されている。
詳細に説明する。第2図中の要素と同一のV!素には同
一の参照符号が付されている。
本発明による回路の第1図に示されている実施例は第2
図と同一の論理機能を実現する0本発明の19理は、2
つの入力信号の間の1つの追加的な論理積演算を、選択
された枝路が常に信号の一方によってのみ決定される電
圧レベルにあるように、かつ(i方の信号により制御さ
れるECL1@流スイッチが飽和のおそれなしに一層低
いレベル平面にあり1するように追加的な補助信号が小
さいように、導入することにある。これらの要求をたと
えば、中央のレベル平面にある1つのプノンユプル回路
が満足する。
図と同一の論理機能を実現する0本発明の19理は、2
つの入力信号の間の1つの追加的な論理積演算を、選択
された枝路が常に信号の一方によってのみ決定される電
圧レベルにあるように、かつ(i方の信号により制御さ
れるECL1@流スイッチが飽和のおそれなしに一層低
いレベル平面にあり1するように追加的な補助信号が小
さいように、導入することにある。これらの要求をたと
えば、中央のレベル平面にある1つのプノンユプル回路
が満足する。
第1図による回路は、それぞれ共通のベース電圧VSI
により駆動される1つのトランジスタ、T11ないしT
I4、を付属のエミッタ抵抗、R1ないしR4、となら
んで含んでいる4つの電流源から電流を供給される。こ
れらのエミッタ抵抗は(ハ方の端子で供給電圧源の極V
EEに接続されている。
により駆動される1つのトランジスタ、T11ないしT
I4、を付属のエミッタ抵抗、R1ないしR4、となら
んで含んでいる4つの電流源から電流を供給される。こ
れらのエミッタ抵抗は(ハ方の端子で供給電圧源の極V
EEに接続されている。
下の直列ゲーティング段の次に高いレベル平面上に2つ
の差動増幅器DAおよびDBが位置している。これらの
差動増幅器は各参照回路に対するベースハイアス電圧V
B3を与えられており、電fL源トランジスタTI3お
よびTI4から電流を供給され、また最も上の直列ゲー
ティング股上に配置されている入カニミッタホロワTA
およびTBおよびそれらの入力信号AおよびBにより制
御される。TAおよびTBのエミツタの後に接続されて
おり、′r11およびT12のコレクタを介して順方向
?li流が与えられるダイオードDIAおよびDIBは
両直列ゲーティング段のレベルマノチングの役割をする
。DIAおよびDIBの陰掻は追加的に、差動1i1D
AおよびDBのVB3によりバ・イアスされていない制
御トランジスタのベース端子と接続されている。
の差動増幅器DAおよびDBが位置している。これらの
差動増幅器は各参照回路に対するベースハイアス電圧V
B3を与えられており、電fL源トランジスタTI3お
よびTI4から電流を供給され、また最も上の直列ゲー
ティング股上に配置されている入カニミッタホロワTA
およびTBおよびそれらの入力信号AおよびBにより制
御される。TAおよびTBのエミツタの後に接続されて
おり、′r11およびT12のコレクタを介して順方向
?li流が与えられるダイオードDIAおよびDIBは
両直列ゲーティング段のレベルマノチングの役割をする
。DIAおよびDIBの陰掻は追加的に、差動1i1D
AおよびDBのVB3によりバ・イアスされていない制
御トランジスタのベース端子と接続されている。
次に高いレベル平面上、才なわら中央直列ゲーティング
段上tバイアス電圧VB2が2エミノクトランジスタT
E3のベースに与えられている。
段上tバイアス電圧VB2が2エミノクトランジスタT
E3のベースに与えられている。
両エミッタは各々、同一のレベル平面に属する2つの差
動増幅ゐのエミッタおよび差動段DBのコレクタと[E
されている。DB段のVB3によりバイアスされていな
い制御トランジスタはTPIおよびTP’lのエミッタ
に、また他方のコレクタはTP2およびTP’2のエミ
ツタに対応付けられている。トランジスタTPIおよび
TP2の共通のベース端子を抵抗Rを介して、入力信号
Cを与えられるエミッタホロワTCのエミッタが、また
差動段DAのVB3によりバイアスされていない制御ト
ランジスタのコレクタが制御する。同一の仕方C、トラ
ンジスタTP’lおよびTP′2のベース端子P′がR
′を介して同じくエミッタホロワTCのエミッタに、ま
た差動段DAの■B3によりバイアスされているトラン
ジスタのコレクタに接続されている3点Pは論理演算P
=λ・Cを実現し、点P′は論理演算P’−A−Cを実
現する0w&抗RまたはR′に発生される追加的な信号
はプノンユブル原理により非常に小さくされ得るので、
信号Aにより制御されるECLttt流スイッチDAは
飽和に達し得ない。
動増幅ゐのエミッタおよび差動段DBのコレクタと[E
されている。DB段のVB3によりバイアスされていな
い制御トランジスタはTPIおよびTP’lのエミッタ
に、また他方のコレクタはTP2およびTP’2のエミ
ツタに対応付けられている。トランジスタTPIおよび
TP2の共通のベース端子を抵抗Rを介して、入力信号
Cを与えられるエミッタホロワTCのエミッタが、また
差動段DAのVB3によりバイアスされていない制御ト
ランジスタのコレクタが制御する。同一の仕方C、トラ
ンジスタTP’lおよびTP′2のベース端子P′がR
′を介して同じくエミッタホロワTCのエミッタに、ま
た差動段DAの■B3によりバイアスされているトラン
ジスタのコレクタに接続されている3点Pは論理演算P
=λ・Cを実現し、点P′は論理演算P’−A−Cを実
現する0w&抗RまたはR′に発生される追加的な信号
はプノンユブル原理により非常に小さくされ得るので、
信号Aにより制御されるECLttt流スイッチDAは
飽和に達し得ない。
上の直列ゲーティング段は、各1つの2エミツタトラン
ジスタを有する2つの対にまとめられておりデータ信号
DIないしD4により制御されるECL電流スイッチと
、ラッチとを含んでいる。
ジスタを有する2つの対にまとめられておりデータ信号
DIないしD4により制御されるECL電流スイッチと
、ラッチとを含んでいる。
2エミ7タトランジスタTEIおよびTB2ならびにラ
ッチトランジスタTQのベースにはバイアス電圧VB1
が与えられている。TElの一方のエミッタはDlによ
り制御されるトランジスタのエミツタおよびTPIのコ
レクタと接続されており、TP、lの他方のエミツタは
D2により制御されるトランジスタED2のエミッタお
よびTP′lのコレクタと接続されている。1Jl(以
の仕方でT[2の一方のエミッタはDBによりfIll
illされるトランジスタED3のエミッタおよびTP
′2のコレクタと接続されており、TB2の他方のエミ
ッタはD4により制御されるトランジスタED4のエミ
ッタおよびTP2のコレクタに接続されている。
ッチトランジスタTQのベースにはバイアス電圧VB1
が与えられている。TElの一方のエミッタはDlによ
り制御されるトランジスタのエミツタおよびTPIのコ
レクタと接続されており、TP、lの他方のエミツタは
D2により制御されるトランジスタED2のエミッタお
よびTP′lのコレクタと接続されている。1Jl(以
の仕方でT[2の一方のエミッタはDBによりfIll
illされるトランジスタED3のエミッタおよびTP
′2のコレクタと接続されており、TB2の他方のエミ
ッタはD4により制御されるトランジスタED4のエミ
ッタおよびTP2のコレクタに接続されている。
う、チを実現するTQおよびTQ(L−1)から成る差
動il1%を石段のエミッタは、信号Cを生ずる2エミ
ツタトランジスタTE3のコレクタに直列に接続されて
いる。TQのコレクタはTQ(L−1)のベースに帰還
されている。
動il1%を石段のエミッタは、信号Cを生ずる2エミ
ツタトランジスタTE3のコレクタに直列に接続されて
いる。TQのコレクタはTQ(L−1)のベースに帰還
されている。
この平面内でVBIによりバイアスされていない(入力
)トランジスタは直接に供給電圧源の極■CCにtD
Utされているが、を風位R5およびR6の並列回路を
介して一緒にvCCに接続されているトランジスタTE
I、rE2#よびTQのコレクタは共通の出力端Qを形
成する。
)トランジスタは直接に供給電圧源の極■CCにtD
Utされているが、を風位R5およびR6の並列回路を
介して一緒にvCCに接続されているトランジスタTE
I、rE2#よびTQのコレクタは共通の出力端Qを形
成する。
本発明によるWSt図の回路は、2つの直列接続された
直列ゲーティングゲートを有し同一の論理機能を実現す
る第2図の回路にくらべて、Qの後のDlのi!!i時
間については約35%、Qの後のAの1!!延時間につ
いては約10%、Qの後のBの遅延時間については約2
5%の短縮を可能にする。
直列ゲーティングゲートを有し同一の論理機能を実現す
る第2図の回路にくらべて、Qの後のDlのi!!i時
間については約35%、Qの後のAの1!!延時間につ
いては約10%、Qの後のBの遅延時間については約2
5%の短縮を可能にする。
同時に、本発明による第1図の回路では、必要とされる
損失電力が35%以上減少する。
損失電力が35%以上減少する。
第1図は本発明による半導体回路装置の実施例の回路図
、第2図は公知の半導体回路装置の回路図である。 A、B、C・・・入力変数(アドレス信号)、D1〜D
4・・入力変数(データ信号) 、Q、C・・・出力信
号。 IG 1
、第2図は公知の半導体回路装置の回路図である。 A、B、C・・・入力変数(アドレス信号)、D1〜D
4・・入力変数(データ信号) 、Q、C・・・出力信
号。 IG 1
Claims (1)
- 【特許請求の範囲】 1)2つよりも多い入力変数の間の論理積演算を実現す
るためのECL技術による半導体回路装置であって、2
つの直列ゲーティング段を有し、各1つの入力変数によ
り制御され各1つの参照回路および少なくとも1つの制
御回路を含んでいるECL電流スイッチが、少なくとも
1つのダイオードしきい電圧により互いに隔てられた電
圧レベル段に縦続接続されて論理積を生ずる半導体回路
装置において、1つのECL電流スイッチの制御回路を
形成する1つのプッシュプル差動増幅器(TP1、TP
′1;TP2、TP′2)がプッシュプル差動増幅器(
TP1、TP′1:TP2、TP′2)の入力信号と、
他の1つの電圧レベル段(VB1、VB2)の1つの入
力変数(A、B、C;D1ないしD4)に関係する少な
くとも1つの信号との間の論理積演算を実現することを
特徴とする論理積演算用の半導体回路装置。 2)入力変数(A、B、C、D1ないしD4)がアドレ
ス信号(A、B、C)および(または)データ信号(D
1ないしD4)およびそれらの相補性信号であることを
特徴とする特許請求の範囲第1項記載の半導体回路装置
。 3)入力変数(A、B、C、D1ないしD4)が最も上
の電圧レベル段(VB1)を駆動することを特徴とする
特許請求の範囲第1項または第2項記載の半導体回路装
置。 4)入力変数(A、B、C)がエミッタホロワ(TA、
TB、TC)を介して直列ゲーティング段の制御回路を
駆動することを特徴とする特許請求の範囲第1項ないし
第3項のいずれか1項に記載の半導体回路装置。 5)1つの直列ゲーティング段が各1つの入力変数(A
、B、C、D1ないしD4)により制御される少なくと
も2つのECL電流スイッチ(DA、DB;ED1ない
しED4)を含んでいることを特徴とする特許請求の範
囲第1項ないし第4項のいずれか1項に記載の半導体回
路装置。 6)ECL電流スイッチの少なくとも1つの制御回路(
ED1ないしED4、TP1、TP′1、TP2、TP
′2)が1つのトランジスタ(ED1ないしED4)お
よび(または)1つのプッシュプル差動増幅器(TP1
、TP′1、TP2、TP′2)を含んでいることを特
徴とする特許請求の範囲第1項ないし第5項のいずれか
1項に記載の半導体回路装置。 7)1つの直列ゲーティング段の少なくとも2つのEC
L電流スイッチの少なくとも1つの制御回路および(ま
たは)1つの参照回路(TE1ないしTE2)が少なく
とも1つのマルチエミッタトランジスタを含んでいるこ
とを特徴とする特許請求の範囲第1項ないし第6項のい
ずれか1項に記載の半導体回路装置。 8)1つの抵抗(R、R′)がアドレス信号(A、B、
C)および(または)データ信号(D1ないしD4)お
よび(または)これらに関係する信号および(または)
1つの電圧レベル段(VB2、VB3)の出力信号の間
の1つの論理積演算を実現することを特徴とする特許請
求の範囲第1項ないし第7項のいずれか1項に記載の半
導体回路装置。 9)プッシュプル差動増幅器(TP1、TP′1、TP
2、TP′2)の入力信号が1つの直列ゲーティング段
の相補性出力信号であることを特徴とする特許請求の範
囲第1項ないし第8項のいずれか1項に記載の半導体回
路装置。 10)プッシュプル差動増幅器(TP1、TP′1、T
P2、TP′2)の入力信号が1つの直列ゲーティング
段の相補性出力信号と1つの入力変数(C)に関係する
信号とから1つの抵抗(R、R′)における電圧加算に
より形成されることを特徴とする特許請求の範囲第1項
ないし第8項のいずれか1項に記載の半導体回路装置。 11)抵抗(R、R′)が回路内部の電圧レベルマッチ
ングの役割をしていることを特徴とする特許請求の範囲
第1項ないし第10項のいずれか1項に記載の半導体回
路装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3435004.7 | 1984-09-24 | ||
DE3435004 | 1984-09-24 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6184920A true JPS6184920A (ja) | 1986-04-30 |
Family
ID=6246205
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60210893A Pending JPS6184920A (ja) | 1984-09-24 | 1985-09-24 | 論理積演算用の半導体回路装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4737664A (ja) |
EP (1) | EP0176908B1 (ja) |
JP (1) | JPS6184920A (ja) |
AT (1) | ATE49833T1 (ja) |
DE (1) | DE3575644D1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2581811A1 (fr) * | 1985-05-10 | 1986-11-14 | Radiotechnique Compelec | Module multiplexeur numerique a n entrees et multiplexeur a n2 entrees incorporant de tels modules |
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