JPS6184920A - 論理積演算用の半導体回路装置 - Google Patents
論理積演算用の半導体回路装置Info
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- JPS6184920A JPS6184920A JP60210893A JP21089385A JPS6184920A JP S6184920 A JPS6184920 A JP S6184920A JP 60210893 A JP60210893 A JP 60210893A JP 21089385 A JP21089385 A JP 21089385A JP S6184920 A JPS6184920 A JP S6184920A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1738—Controllable logic circuits using cascode switch logic [CSL] or cascode emitter coupled logic [CECL]
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特許請求の範囲第１項の前文によるエミッタ
結合論理（ＥＣＬ）回路内の論理積演算の実現に関する
。
結合論理（ＥＣＬ）回路内の論理積演算の実現に関する
。
ＥＣＬ論理モジュールは、トランジスタの飽和が生じな
いので、特に高速性の点で優れている。
いので、特に高速性の点で優れている。
その回路原理は、１つの差動増幅器内に１つの一定のエ
ミ’ｌり電流が供給され、また第１のトランジスタのベ
ースがＬレベルとＨレベルとの間のバイアス電圧を有す
ることに基づいている。第２のトランジスタのベースの
電位に応じて第２のトランジスタまたは第１のトランジ
スタが、それぞれ付属のコレクタ抵抗に、出力状態を決
定する１つの電圧降下を生ずる電流を受ける。論理積演
算は、多くのこのような段が重なり合って位置している
直列ゲーティング、すなわち最も下のレベル平面のコレ
クタがそれぞれ次に高い電位平面に属する差動段のエミ
ッタと接続されており、また証も上の平面のみがコレク
タ抵抗を有する直列ゲーティングにより非常に簡単に実
現可能である。オアゲートでは最も上の電位平面のコレ
クタは１つの節点に、またそこからコレクタ抵抗に通し
ている。
ミ’ｌり電流が供給され、また第１のトランジスタのベ
ースがＬレベルとＨレベルとの間のバイアス電圧を有す
ることに基づいている。第２のトランジスタのベースの
電位に応じて第２のトランジスタまたは第１のトランジ
スタが、それぞれ付属のコレクタ抵抗に、出力状態を決
定する１つの電圧降下を生ずる電流を受ける。論理積演
算は、多くのこのような段が重なり合って位置している
直列ゲーティング、すなわち最も下のレベル平面のコレ
クタがそれぞれ次に高い電位平面に属する差動段のエミ
ッタと接続されており、また証も上の平面のみがコレク
タ抵抗を有する直列ゲーティングにより非常に簡単に実
現可能である。オアゲートでは最も上の電位平面のコレ
クタは１つの節点に、またそこからコレクタ抵抗に通し
ている。
論理積演算における入力変数の数は、レベルが各１つの
ダイオード電圧だけ異なる可能な直列ゲーティング段の
数により制限されている。十分な信号変化幅を保証する
ため、４．５ないし５．２ｖの供給電圧における必要な
電流源の考慮のもとに最大３つの段が臣なり合って位置
し得る。
ダイオード電圧だけ異なる可能な直列ゲーティング段の
数により制限されている。十分な信号変化幅を保証する
ため、４．５ないし５．２ｖの供給電圧における必要な
電流源の考慮のもとに最大３つの段が臣なり合って位置
し得る。
Ｌりのアンドゲート内の３つよりも多い入力変数の実現
は公知の技術に従って、それぞれ部分論理演算を行う多
くの直列ゲーティングゲートの縦続接続により行われる
。その際、３つの入力変数から、次に続くゲートの１つ
の入力端を駆動する１つの（補助）出力信号が生ずる。
は公知の技術に従って、それぞれ部分論理演算を行う多
くの直列ゲーティングゲートの縦続接続により行われる
。その際、３つの入力変数から、次に続くゲートの１つ
の入力端を駆動する１つの（補助）出力信号が生ずる。
たとえば、４つの入力変数は、ｆＪＳ２図中にラッチを
有する１つの４ビツト・マルチプレクサの１つの回路の
例で示されているように、第【のゲートの３つの直列ｒ
゛−テイング段よび第２のゲートの２つの段を必要とす
る。
有する１つの４ビツト・マルチプレクサの１つの回路の
例で示されているように、第【のゲートの３つの直列ｒ
゛−テイング段よび第２のゲートの２つの段を必要とす
る。
第２図の回路例に属する論理機能は
Ｑ （Ｌ）＝Ａ−Ｂ−ＣＤＩ＋Ａ−ｆＩ−Ｃ−Ｄ２＋λ
・Ｂ−Ｃ−Ｄ３＋λ・Ｂ−Ｃ−Ｄ４＋Ｑ（Ｌ−１）
Ｃ である、アンドゲートの最大４つの入力変数は２つの縦
Ｖｔ接続された直列ゲーティングゲートを必要とする。
・Ｂ−Ｃ−Ｄ３＋λ・Ｂ−Ｃ−Ｄ４＋Ｑ（Ｌ−１）
Ｃ である、アンドゲートの最大４つの入力変数は２つの縦
Ｖｔ接続された直列ゲーティングゲートを必要とする。
第１のゲートは論理機能Ｍ＝Ａ・Ｂ・ＤＩ＋Ａ−■・Ｄ
２十人・Ｂ−０３十λ・ＴＪ−０４を実現し、また第２
のゲートは論理機能Ｑ （ｔ）＝Ｍ−Ｃ４Ｑ（Ｌ−１）
Ｃを実現する。！＆も下のレベルｌ’ ｉｌ＋ｉ
Ｖ Ｓ Ｉ上には、それぞれエミッタ抵抗Ｒ１１ないし
ＲＩ７を有し回路に１！魔を供給する定電流源ｊ ｌな
いし！７が位置している。ベースバイアス電圧ＶＢ３を
有する最も下の直列ゲーティング段の両差動増幅器ＤＡ
およびＤＣはエミッタホロワＴＡおよびＴＣおよびそれ
らの入力端ＡおよびＣにより制御される。ダイオードＤ
ＩＡおよびＤＩＣは、入力端ＢおよびＭを有するエミッ
タホロワ′「Ｉ３、ＴＭおよびＴＩＱ（Ｌ−１１により
、またベース直列低位ＲＥ３と結びついてＱによりＸ１
ｉｌｌ１２１Ｉされる差動段ＤＢＩ、ＤＢ２、ＤＭおよ
びＤＱ（ｔ−１＞に対するベースバイアス電圧ＶＢ２を
有する次に高い段へのレベルマツチングの役割をする。
２十人・Ｂ−０３十λ・ＴＪ−０４を実現し、また第２
のゲートは論理機能Ｑ （ｔ）＝Ｍ−Ｃ４Ｑ（Ｌ−１）
Ｃを実現する。！＆も下のレベルｌ’ ｉｌ＋ｉ
Ｖ Ｓ Ｉ上には、それぞれエミッタ抵抗Ｒ１１ないし
ＲＩ７を有し回路に１！魔を供給する定電流源ｊ ｌな
いし！７が位置している。ベースバイアス電圧ＶＢ３を
有する最も下の直列ゲーティング段の両差動増幅器ＤＡ
およびＤＣはエミッタホロワＴＡおよびＴＣおよびそれ
らの入力端ＡおよびＣにより制御される。ダイオードＤ
ＩＡおよびＤＩＣは、入力端ＢおよびＭを有するエミッ
タホロワ′「Ｉ３、ＴＭおよびＴＩＱ（Ｌ−１１により
、またベース直列低位ＲＥ３と結びついてＱによりＸ１
ｉｌｌ１２１Ｉされる差動段ＤＢＩ、ＤＢ２、ＤＭおよ
びＤＱ（ｔ−１＞に対するベースバイアス電圧ＶＢ２を
有する次に高い段へのレベルマツチングの役割をする。
この平面の上位に差動増幅器ＤＢ１ないしＤＥ４および
入力端ＤＩないしＤ４を有する第３の直列ゲーティング
段が置かれている。
入力端ＤＩないしＤ４を有する第３の直列ゲーティング
段が置かれている。
付Ｈのバイアス電圧ＶＢＩは２つの２エミ７クトランジ
スタのベースに与えられており、それらのコレクタは一
緒にされており、また共通のコレクタ電位ＲＥＩと結び
ついて１つの論理和演算を形成する。そのコレクタ電位
はトランジスタＴＭを介して、直列に接続されている第
２の直列ゲーティングゲートの入力端Ｍを制御し、その
出力状態Ｑおよびζは差動段ＤＭおよびＤＱ（ｔ−１＞
のコレクタおよびそれらの負荷抵抗ＲＥ２、ＲＥ４およ
びＲＥ５に生じ、また回路の出力を形成する。
スタのベースに与えられており、それらのコレクタは一
緒にされており、また共通のコレクタ電位ＲＥＩと結び
ついて１つの論理和演算を形成する。そのコレクタ電位
はトランジスタＴＭを介して、直列に接続されている第
２の直列ゲーティングゲートの入力端Ｍを制御し、その
出力状態Ｑおよびζは差動段ＤＭおよびＤＱ（ｔ−１＞
のコレクタおよびそれらの負荷抵抗ＲＥ２、ＲＥ４およ
びＲＥ５に生じ、また回路の出力を形成する。
この方法の欠点は、通過すべき直列ゲーティング段の数
に関係し、またたとえば第２図による回路に対して典型
的にＱの後の信号Ｄｉに対しては１．０７ｎｓ、Ｑの後
のＡに対しては１．３３ｎｓ、Ｑの後の已に対しては１
．２０ ｎ ｓである比較的長いゲート通過時間、高い
回路消費により引き起こされる高い電力需要およびさま
ざまに最適でない直列ゲーティング段の利用である。
に関係し、またたとえば第２図による回路に対して典型
的にＱの後の信号Ｄｉに対しては１．０７ｎｓ、Ｑの後
のＡに対しては１．３３ｎｓ、Ｑの後の已に対しては１
．２０ ｎ ｓである比較的長いゲート通過時間、高い
回路消費により引き起こされる高い電力需要およびさま
ざまに最適でない直列ゲーティング段の利用である。
本発明の目的は、回路技術的な対策により入力変数の数
を一層高め、かつ信号通過時間を短縮することである。
を一層高め、かつ信号通過時間を短縮することである。
この［１的は、本発明によれば、特許請求の範囲第１項
に記載の論理積演算用の半導体回路装置により達成され
る。
に記載の論理積演算用の半導体回路装置により達成され
る。
本発明の好ましい実施態様は特許請求の範囲第２項ない
し第１１項に示されている。
し第１１項に示されている。
以下、第１図に示されている実施例により本発明を一層
詳細に説明する。第２図中の要素と同一のＶ！素には同
一の参照符号が付されている。
詳細に説明する。第２図中の要素と同一のＶ！素には同
一の参照符号が付されている。
本発明による回路の第１図に示されている実施例は第２
図と同一の論理機能を実現する０本発明の１９理は、２
つの入力信号の間の１つの追加的な論理積演算を、選択
された枝路が常に信号の一方によってのみ決定される電
圧レベルにあるように、かつ（ｉ方の信号により制御さ
れるＥＣＬ１＠流スイッチが飽和のおそれなしに一層低
いレベル平面にあり１するように追加的な補助信号が小
さいように、導入することにある。これらの要求をたと
えば、中央のレベル平面にある１つのプノンユプル回路
が満足する。
図と同一の論理機能を実現する０本発明の１９理は、２
つの入力信号の間の１つの追加的な論理積演算を、選択
された枝路が常に信号の一方によってのみ決定される電
圧レベルにあるように、かつ（ｉ方の信号により制御さ
れるＥＣＬ１＠流スイッチが飽和のおそれなしに一層低
いレベル平面にあり１するように追加的な補助信号が小
さいように、導入することにある。これらの要求をたと
えば、中央のレベル平面にある１つのプノンユプル回路
が満足する。
第１図による回路は、それぞれ共通のベース電圧ＶＳＩ
により駆動される１つのトランジスタ、Ｔ１１ないしＴ
Ｉ４、を付属のエミッタ抵抗、Ｒ１ないしＲ４、となら
んで含んでいる４つの電流源から電流を供給される。こ
れらのエミッタ抵抗は（ハ方の端子で供給電圧源の極Ｖ
ＥＥに接続されている。
により駆動される１つのトランジスタ、Ｔ１１ないしＴ
Ｉ４、を付属のエミッタ抵抗、Ｒ１ないしＲ４、となら
んで含んでいる４つの電流源から電流を供給される。こ
れらのエミッタ抵抗は（ハ方の端子で供給電圧源の極Ｖ
ＥＥに接続されている。
下の直列ゲーティング段の次に高いレベル平面上に２つ
の差動増幅器ＤＡおよびＤＢが位置している。これらの
差動増幅器は各参照回路に対するベースハイアス電圧Ｖ
Ｂ３を与えられており、電ｆＬ源トランジスタＴＩ３お
よびＴＩ４から電流を供給され、また最も上の直列ゲー
ティング股上に配置されている入カニミッタホロワＴＡ
およびＴＢおよびそれらの入力信号ＡおよびＢにより制
御される。ＴＡおよびＴＢのエミツタの後に接続されて
おり、′ｒ１１およびＴ１２のコレクタを介して順方向
？ｌｉ流が与えられるダイオードＤＩＡおよびＤＩＢは
両直列ゲーティング段のレベルマノチングの役割をする
。ＤＩＡおよびＤＩＢの陰掻は追加的に、差動１ｉ１Ｄ
ＡおよびＤＢのＶＢ３によりバ・イアスされていない制
御トランジスタのベース端子と接続されている。
の差動増幅器ＤＡおよびＤＢが位置している。これらの
差動増幅器は各参照回路に対するベースハイアス電圧Ｖ
Ｂ３を与えられており、電ｆＬ源トランジスタＴＩ３お
よびＴＩ４から電流を供給され、また最も上の直列ゲー
ティング股上に配置されている入カニミッタホロワＴＡ
およびＴＢおよびそれらの入力信号ＡおよびＢにより制
御される。ＴＡおよびＴＢのエミツタの後に接続されて
おり、′ｒ１１およびＴ１２のコレクタを介して順方向
？ｌｉ流が与えられるダイオードＤＩＡおよびＤＩＢは
両直列ゲーティング段のレベルマノチングの役割をする
。ＤＩＡおよびＤＩＢの陰掻は追加的に、差動１ｉ１Ｄ
ＡおよびＤＢのＶＢ３によりバ・イアスされていない制
御トランジスタのベース端子と接続されている。
次に高いレベル平面上、才なわら中央直列ゲーティング
段上ｔバイアス電圧ＶＢ２が２エミノクトランジスタＴ
Ｅ３のベースに与えられている。
段上ｔバイアス電圧ＶＢ２が２エミノクトランジスタＴ
Ｅ３のベースに与えられている。
両エミッタは各々、同一のレベル平面に属する２つの差
動増幅ゐのエミッタおよび差動段ＤＢのコレクタと［Ｅ
されている。ＤＢ段のＶＢ３によりバイアスされていな
い制御トランジスタはＴＰＩおよびＴＰ’ｌのエミッタ
に、また他方のコレクタはＴＰ２およびＴＰ’２のエミ
ツタに対応付けられている。トランジスタＴＰＩおよび
ＴＰ２の共通のベース端子を抵抗Ｒを介して、入力信号
Ｃを与えられるエミッタホロワＴＣのエミッタが、また
差動段ＤＡのＶＢ３によりバイアスされていない制御ト
ランジスタのコレクタが制御する。同一の仕方Ｃ、トラ
ンジスタＴＰ’ｌおよびＴＰ′２のベース端子Ｐ′がＲ
′を介して同じくエミッタホロワＴＣのエミッタに、ま
た差動段ＤＡの■Ｂ３によりバイアスされているトラン
ジスタのコレクタに接続されている３点Ｐは論理演算Ｐ
＝λ・Ｃを実現し、点Ｐ′は論理演算Ｐ’−Ａ−Ｃを実
現する０ｗ＆抗ＲまたはＲ′に発生される追加的な信号
はプノンユブル原理により非常に小さくされ得るので、
信号Ａにより制御されるＥＣＬｔｔｔ流スイッチＤＡは
飽和に達し得ない。
動増幅ゐのエミッタおよび差動段ＤＢのコレクタと［Ｅ
されている。ＤＢ段のＶＢ３によりバイアスされていな
い制御トランジスタはＴＰＩおよびＴＰ’ｌのエミッタ
に、また他方のコレクタはＴＰ２およびＴＰ’２のエミ
ツタに対応付けられている。トランジスタＴＰＩおよび
ＴＰ２の共通のベース端子を抵抗Ｒを介して、入力信号
Ｃを与えられるエミッタホロワＴＣのエミッタが、また
差動段ＤＡのＶＢ３によりバイアスされていない制御ト
ランジスタのコレクタが制御する。同一の仕方Ｃ、トラ
ンジスタＴＰ’ｌおよびＴＰ′２のベース端子Ｐ′がＲ
′を介して同じくエミッタホロワＴＣのエミッタに、ま
た差動段ＤＡの■Ｂ３によりバイアスされているトラン
ジスタのコレクタに接続されている３点Ｐは論理演算Ｐ
＝λ・Ｃを実現し、点Ｐ′は論理演算Ｐ’−Ａ−Ｃを実
現する０ｗ＆抗ＲまたはＲ′に発生される追加的な信号
はプノンユブル原理により非常に小さくされ得るので、
信号Ａにより制御されるＥＣＬｔｔｔ流スイッチＤＡは
飽和に達し得ない。
上の直列ゲーティング段は、各１つの２エミツタトラン
ジスタを有する２つの対にまとめられておりデータ信号
ＤＩないしＤ４により制御されるＥＣＬ電流スイッチと
、ラッチとを含んでいる。
ジスタを有する２つの対にまとめられておりデータ信号
ＤＩないしＤ４により制御されるＥＣＬ電流スイッチと
、ラッチとを含んでいる。
２エミ７タトランジスタＴＥＩおよびＴＢ２ならびにラ
ッチトランジスタＴＱのベースにはバイアス電圧ＶＢ１
が与えられている。ＴＥｌの一方のエミッタはＤｌによ
り制御されるトランジスタのエミツタおよびＴＰＩのコ
レクタと接続されており、ＴＰ、ｌの他方のエミツタは
Ｄ２により制御されるトランジスタＥＤ２のエミッタお
よびＴＰ′ｌのコレクタと接続されている。１Ｊｌ（以
の仕方でＴ［２の一方のエミッタはＤＢによりｆＩｌｌ
ｉｌｌされるトランジスタＥＤ３のエミッタおよびＴＰ
′２のコレクタと接続されており、ＴＢ２の他方のエミ
ッタはＤ４により制御されるトランジスタＥＤ４のエミ
ッタおよびＴＰ２のコレクタに接続されている。
ッチトランジスタＴＱのベースにはバイアス電圧ＶＢ１
が与えられている。ＴＥｌの一方のエミッタはＤｌによ
り制御されるトランジスタのエミツタおよびＴＰＩのコ
レクタと接続されており、ＴＰ、ｌの他方のエミツタは
Ｄ２により制御されるトランジスタＥＤ２のエミッタお
よびＴＰ′ｌのコレクタと接続されている。１Ｊｌ（以
の仕方でＴ［２の一方のエミッタはＤＢによりｆＩｌｌ
ｉｌｌされるトランジスタＥＤ３のエミッタおよびＴＰ
′２のコレクタと接続されており、ＴＢ２の他方のエミ
ッタはＤ４により制御されるトランジスタＥＤ４のエミ
ッタおよびＴＰ２のコレクタに接続されている。
う、チを実現するＴＱおよびＴＱ（Ｌ−１）から成る差
動ｉｌ１％を石段のエミッタは、信号Ｃを生ずる２エミ
ツタトランジスタＴＥ３のコレクタに直列に接続されて
いる。ＴＱのコレクタはＴＱ（Ｌ−１）のベースに帰還
されている。
動ｉｌ１％を石段のエミッタは、信号Ｃを生ずる２エミ
ツタトランジスタＴＥ３のコレクタに直列に接続されて
いる。ＴＱのコレクタはＴＱ（Ｌ−１）のベースに帰還
されている。
この平面内でＶＢＩによりバイアスされていない（入力
）トランジスタは直接に供給電圧源の極■ＣＣにｔＤ
Ｕｔされているが、を風位Ｒ５およびＲ６の並列回路を
介して一緒にｖＣＣに接続されているトランジスタＴＥ
Ｉ、ｒＥ２＃よびＴＱのコレクタは共通の出力端Ｑを形
成する。
）トランジスタは直接に供給電圧源の極■ＣＣにｔＤ
Ｕｔされているが、を風位Ｒ５およびＲ６の並列回路を
介して一緒にｖＣＣに接続されているトランジスタＴＥ
Ｉ、ｒＥ２＃よびＴＱのコレクタは共通の出力端Ｑを形
成する。
本発明によるＷＳｔ図の回路は、２つの直列接続された
直列ゲーティングゲートを有し同一の論理機能を実現す
る第２図の回路にくらべて、Ｑの後のＤｌのｉ！！ｉ時
間については約３５％、Ｑの後のＡの１！！延時間につ
いては約１０％、Ｑの後のＢの遅延時間については約２
５％の短縮を可能にする。
直列ゲーティングゲートを有し同一の論理機能を実現す
る第２図の回路にくらべて、Ｑの後のＤｌのｉ！！ｉ時
間については約３５％、Ｑの後のＡの１！！延時間につ
いては約１０％、Ｑの後のＢの遅延時間については約２
５％の短縮を可能にする。
同時に、本発明による第１図の回路では、必要とされる
損失電力が３５％以上減少する。
損失電力が３５％以上減少する。
第１図は本発明による半導体回路装置の実施例の回路図
、第２図は公知の半導体回路装置の回路図である。 Ａ、Ｂ、Ｃ・・・入力変数（アドレス信号）、Ｄ１〜Ｄ
４・・入力変数（データ信号） 、Ｑ、Ｃ・・・出力信
号。 ＩＧ １
、第２図は公知の半導体回路装置の回路図である。 Ａ、Ｂ、Ｃ・・・入力変数（アドレス信号）、Ｄ１〜Ｄ
４・・入力変数（データ信号） 、Ｑ、Ｃ・・・出力信
号。 ＩＧ １
Claims (1)
- 【特許請求の範囲】 １）２つよりも多い入力変数の間の論理積演算を実現す
るためのＥＣＬ技術による半導体回路装置であって、２
つの直列ゲーティング段を有し、各１つの入力変数によ
り制御され各１つの参照回路および少なくとも１つの制
御回路を含んでいるＥＣＬ電流スイッチが、少なくとも
１つのダイオードしきい電圧により互いに隔てられた電
圧レベル段に縦続接続されて論理積を生ずる半導体回路
装置において、１つのＥＣＬ電流スイッチの制御回路を
形成する１つのプッシュプル差動増幅器（ＴＰ１、ＴＰ
′１；ＴＰ２、ＴＰ′２）がプッシュプル差動増幅器（
ＴＰ１、ＴＰ′１：ＴＰ２、ＴＰ′２）の入力信号と、
他の１つの電圧レベル段（ＶＢ１、ＶＢ２）の１つの入
力変数（Ａ、Ｂ、Ｃ；Ｄ１ないしＤ４）に関係する少な
くとも１つの信号との間の論理積演算を実現することを
特徴とする論理積演算用の半導体回路装置。 ２）入力変数（Ａ、Ｂ、Ｃ、Ｄ１ないしＤ４）がアドレ
ス信号（Ａ、Ｂ、Ｃ）および（または）データ信号（Ｄ
１ないしＤ４）およびそれらの相補性信号であることを
特徴とする特許請求の範囲第１項記載の半導体回路装置
。 ３）入力変数（Ａ、Ｂ、Ｃ、Ｄ１ないしＤ４）が最も上
の電圧レベル段（ＶＢ１）を駆動することを特徴とする
特許請求の範囲第１項または第２項記載の半導体回路装
置。 ４）入力変数（Ａ、Ｂ、Ｃ）がエミッタホロワ（ＴＡ、
ＴＢ、ＴＣ）を介して直列ゲーティング段の制御回路を
駆動することを特徴とする特許請求の範囲第１項ないし
第３項のいずれか１項に記載の半導体回路装置。 ５）１つの直列ゲーティング段が各１つの入力変数（Ａ
、Ｂ、Ｃ、Ｄ１ないしＤ４）により制御される少なくと
も２つのＥＣＬ電流スイッチ（ＤＡ、ＤＢ；ＥＤ１ない
しＥＤ４）を含んでいることを特徴とする特許請求の範
囲第１項ないし第４項のいずれか１項に記載の半導体回
路装置。 ６）ＥＣＬ電流スイッチの少なくとも１つの制御回路（
ＥＤ１ないしＥＤ４、ＴＰ１、ＴＰ′１、ＴＰ２、ＴＰ
′２）が１つのトランジスタ（ＥＤ１ないしＥＤ４）お
よび（または）１つのプッシュプル差動増幅器（ＴＰ１
、ＴＰ′１、ＴＰ２、ＴＰ′２）を含んでいることを特
徴とする特許請求の範囲第１項ないし第５項のいずれか
１項に記載の半導体回路装置。 ７）１つの直列ゲーティング段の少なくとも２つのＥＣ
Ｌ電流スイッチの少なくとも１つの制御回路および（ま
たは）１つの参照回路（ＴＥ１ないしＴＥ２）が少なく
とも１つのマルチエミッタトランジスタを含んでいるこ
とを特徴とする特許請求の範囲第１項ないし第６項のい
ずれか１項に記載の半導体回路装置。 ８）１つの抵抗（Ｒ、Ｒ′）がアドレス信号（Ａ、Ｂ、
Ｃ）および（または）データ信号（Ｄ１ないしＤ４）お
よび（または）これらに関係する信号および（または）
１つの電圧レベル段（ＶＢ２、ＶＢ３）の出力信号の間
の１つの論理積演算を実現することを特徴とする特許請
求の範囲第１項ないし第７項のいずれか１項に記載の半
導体回路装置。 ９）プッシュプル差動増幅器（ＴＰ１、ＴＰ′１、ＴＰ
２、ＴＰ′２）の入力信号が１つの直列ゲーティング段
の相補性出力信号であることを特徴とする特許請求の範
囲第１項ないし第８項のいずれか１項に記載の半導体回
路装置。 １０）プッシュプル差動増幅器（ＴＰ１、ＴＰ′１、Ｔ
Ｐ２、ＴＰ′２）の入力信号が１つの直列ゲーティング
段の相補性出力信号と１つの入力変数（Ｃ）に関係する
信号とから１つの抵抗（Ｒ、Ｒ′）における電圧加算に
より形成されることを特徴とする特許請求の範囲第１項
ないし第８項のいずれか１項に記載の半導体回路装置。 １１）抵抗（Ｒ、Ｒ′）が回路内部の電圧レベルマッチ
ングの役割をしていることを特徴とする特許請求の範囲
第１項ないし第１０項のいずれか１項に記載の半導体回
路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3435004.7 | 1984-09-24 | ||
| DE3435004 | 1984-09-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184920A true JPS6184920A (ja) | 1986-04-30 |
Family
ID=6246205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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