JPS6184119A - Digital-analog converter - Google Patents
Digital-analog converterInfo
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- JPS6184119A JPS6184119A JP20661684A JP20661684A JPS6184119A JP S6184119 A JPS6184119 A JP S6184119A JP 20661684 A JP20661684 A JP 20661684A JP 20661684 A JP20661684 A JP 20661684A JP S6184119 A JPS6184119 A JP S6184119A
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Abstract
Description
【発明の詳細な説明】
技術分野
本発明はディジタルデータをアナログデータに変換する
装置に関する。DETAILED DESCRIPTION OF THE INVENTION TECHNICAL FIELD The present invention relates to an apparatus for converting digital data to analog data.
従来技術
従来この種の装置は一定周期Tに対して、動作パルス幅
を変える、すなわちパルス幅変調方式によりディジタル
データを゛アナログ値に変換(以下D/A変換と称す)
していた。Prior Art Conventionally, this type of device changes the operating pulse width with respect to a constant period T, that is, converts digital data into an analog value (hereinafter referred to as D/A conversion) using a pulse width modulation method.
Was.
この方式によると、例えば半値のアナログ値を出力する
場合、パルスのON期間とOFF期間が同じになり、周
波数1/Tの方形波信号となる。According to this method, for example, when outputting a half-value analog value, the ON period and OFF period of the pulse are the same, resulting in a square wave signal with a frequency of 1/T.
この周波数1/Tの信号は低周波信号であるため、この
交流成分を取シ除くためにはフィルタ効果を上げなけれ
ばならず、応答速度が遅くなるという欠点をもっていた
。また応答速度を速めるためにはフィルタ効果を下げる
必要があリ、リップル成分を増やす原因となっていた。Since this signal with a frequency of 1/T is a low frequency signal, it is necessary to increase the filter effect in order to remove this alternating current component, which has the drawback of slowing down the response speed. Furthermore, in order to increase the response speed, it is necessary to reduce the filter effect, which causes an increase in ripple components.
目的
本発明は上記点に鑑みてなされたもので、応答速度を上
げるとともにアナログデータのリップルを減少させるこ
とが可能なディジタルアナログ変換装置を提供すること
を目的とする。OBJECTS The present invention has been made in view of the above points, and an object of the present invention is to provide a digital-to-analog conversion device capable of increasing response speed and reducing ripples in analog data.
実施例 以下図面を参照して本発明の詳細な説明する。Example The present invention will be described in detail below with reference to the drawings.
第1図は本発明の実施例を概念的に示す図である。クロ
ック発生手段2からディジタルコンピュータ1の割込端
子工NTにクロックツくルスを入力し、この割込処理に
よジ得られる所定の時間を最小基本時間としてn個の重
み付き波形を波形生成手段により生成し、スイッチ人力
手段4、通信手段6等によυ得られたnビットのディジ
タルデータに応じて波形選択手段8、波形合成手段9に
より前記波形の中から所定のものを還択合成し、これに
よって得られたディジタルパターンを、フィルタ手段1
0に入力し、アナログ値を得るものである。FIG. 1 is a diagram conceptually showing an embodiment of the present invention. A clock pulse is input from the clock generation means 2 to the interrupt terminal NT of the digital computer 1, and the waveform generation means generates n weighted waveforms using a predetermined time obtained by this interrupt processing as the minimum basic time. The waveform selecting means 8 and the waveform synthesizing means 9 selectively synthesize a predetermined waveform from the waveforms according to the n-bit digital data obtained by the switch manual means 4, the communication means 6, etc.; The digital pattern thus obtained is filtered by the filter means 1.
0 and obtain an analog value.
第2図は本発明を実施するための制御回路を示すブロッ
ク図である。100は第5図に示す如き各種パルス波形
を出力するディジタルコンピュータ(以下MPσと称す
)でROM 、 RAM等を内蔵シタ周知のマイクロコ
ンピュータを中心に第1・1戊される。102は第5図
に示す如きクロックツくルスを発生する回路で、ノ(ル
ス幅t / 2のクロックパルス信号をMPU j Q
Qの割込端子工NTに出力する。104は種々のデー
タを入力するためのスイッチ、105は種々のデータを
表示する表示器、106はMPU 100と通信を行っ
てD/A変換用データをMPU 100に送行するディ
ジタルコンピュータ、110−1,110−2はMPU
100から出力されるディジタルデータをアナログデー
タに変換するためのフィルタでアシ、それぞれ抵抗R1
,コンデンサC5及び抵抗R2,コンデンサC2よシ構
成されている。FIG. 2 is a block diagram showing a control circuit for implementing the present invention. Reference numeral 100 is a digital computer (hereinafter referred to as MPσ) which outputs various pulse waveforms as shown in FIG. 102 is a circuit that generates a clock pulse as shown in FIG.
Output to Q's interrupt terminal NT. 104 is a switch for inputting various data; 105 is a display for displaying various data; 106 is a digital computer that communicates with the MPU 100 and sends data for D/A conversion to the MPU 100; 110-1 , 110-2 is an MPU
A filter for converting digital data output from 100 into analog data, each with a resistor R1
, a capacitor C5, a resistor R2, and a capacitor C2.
ここで4ビツトのデータをD/A変換する場合を例にと
シ説明する。Here, an example will be explained in which 4-bit data is D/A converted.
第3図において、波形1は)・イレベル(H)とロクレ
ベル(L)の比が1:1の信号で、フィルタ110−1
又は110−2を通過することにより%の直流値が得ら
れる。波形2はHレベルとLレベルの比が1:3の信号
で、フィルタ110−1又は110−2を通過すること
によりにのアナログ値が得られる。波形3はHレベルと
Lレベルの比が1ニアの信号で、フィルタ11(1−1
又は110−2を通過すること(よシ%のアナログ値が
得られる。In FIG. 3, waveform 1 is a signal with a ratio of 1:1 level (H) and low level (L), and the filter 110-1
Or by passing through 110-2, a DC value of % is obtained. Waveform 2 is a signal with a ratio of H level to L level of 1:3, and an analog value is obtained by passing through filter 110-1 or 110-2. Waveform 3 is a signal with a ratio of H level to L level of 1, and the filter 11 (1-1
or passing through 110-2 (yoshi% analog value is obtained).
又波形4はHレベルとLレベルの比が1;15の信号で
、フィルタ110−1又は11 [1−2を通過するこ
とにより1/16の直流値が得られる。これらの信号波
形をD/A変換用のディジタルデータの各ビットに対応
させる。Waveform 4 is a signal with a ratio of H level to L level of 1:15, and a DC value of 1/16 is obtained by passing through filter 110-1 or 11[1-2. These signal waveforms are made to correspond to each bit of digital data for D/A conversion.
即ち、MPU100のRAM内の所定の領域に格納され
たD / A i換用ディジタルデータの最上位ビット
3により波形1を、ビット2忙より波形2を、ビット1
により波形6を、最下位ビット0により波形4を生成す
ることにより、各ビットに応じて直流値が対応し、合成
することにより16段階のアナログ値を得ることができ
る。That is, waveform 1 is determined by the most significant bit 3 of the digital data for D/A i conversion stored in a predetermined area in the RAM of the MPU 100, waveform 2 is determined by bit 2, and waveform 2 is determined by bit 1.
By generating waveform 6 with the lowest bit 0 and waveform 4 with the least significant bit 0, DC values correspond to each bit, and by combining them, 16 levels of analog values can be obtained.
例えばディジタルデータが1010の場合、第4図(1
)K示す如くディジタルデータのビット3とビット1に
対応した波形1と波形6を合成したディジタルパターン
を生成することにより、10 / 16のアナログ値を
得ることができる。For example, if the digital data is 1010,
)K By generating a digital pattern by combining waveforms 1 and 6 corresponding to bits 3 and 1 of the digital data, an analog value of 10/16 can be obtained.
又、ディジタルデータが0110の場合、第4図(2)
に示す如くビット2,3に対応した波形2,3を合成し
たディジタルパターンを生成することKより6716の
アナログ値を得ることができる。Also, if the digital data is 0110, Fig. 4 (2)
By generating a digital pattern by combining waveforms 2 and 3 corresponding to bits 2 and 3 as shown in FIG. 1, 6716 analog values can be obtained from K.
次に第6.7図に示すフローチャートを用いて本発明に
よるD/A変換について更に説明する。まずステップ1
(81) において、スイッチ104からのデータを
入力処理する。また表示器105に表示データを出力す
る。ステップ2(62)においてディジタルコンピュー
タ106と通信を行ない、D/A変換するためのデータ
を得て、MPU100内のRAM内の所定領域にセット
する。Next, the D/A conversion according to the present invention will be further explained using the flowchart shown in FIG. 6.7. First step 1
At (81), data from the switch 104 is input and processed. It also outputs display data to the display 105. In step 2 (62), communication is performed with the digital computer 106, data for D/A conversion is obtained, and the data is set in a predetermined area in the RAM in the MPU 100.
そしてこの日42日□を繰返し実行する。この途中でク
ロック発生回路102からクロツクパルスが1.(PU
100の割込端子工NTに入力するとMPU100は
第7図に示すD/A変換処理を行う。尚、本実施例では
クロックパルスの立下りをセンスすることにより割込処
理を実行するものである。Then, this day 42nd□ is repeatedly executed. During this period, the clock pulse 1.0 is output from the clock generation circuit 102. (P.U.
When input to the interrupt terminal NT 100, the MPU 100 performs the D/A conversion process shown in FIG. In this embodiment, interrupt processing is executed by sensing the falling edge of a clock pulse.
この詳細を第7図を0皿して説明する。ステップ9陣)
において前記RAM内に設定された出力用レジスタP1
Rの内容をボー)(P+)に、又出力用レジスタP2R
の内容をポート(P2)にセットする。ステップ10
(810)において前記RAM内に設定されたD/A用
カウンタ(DAC)の内容をインクリメントする。DA
Cの内容をアキュムレータにロードするウステップ11
(Elll)では前記RAM内に設定されたメモリ(
Ml)に1000(バイナリ値)をセットする。ステッ
プ12(s12)ではキャリーフラグをリセットし、ア
キュムレータの内容を右にシフトする。そしてアキュム
レータの内容の最下位ビットはキャリーにりす。キャリ
ーの内容はアキュムレータの最上位ビットにセットされ
る。ステップ15 (813)ではキャリーフラグがセ
ットされているか否かを判定し、キャリーフラグがあれ
ばステップ16(816)へ進む。キャリーフラグがな
ければステップ14 (814)へ進む。814ではキ
ャリーフラグをリセットし、メモリCりの内容を右にシ
フトする。Mlの内容の最下位ビットはキャリーに移す
。キャリーの内容はMlの:#に上位ビットにセットす
る。ステップ15 (815)ではキャリーフラグがセ
ットされているか否かを判定し、キャリーがあればステ
ップ16 (816)へ進む。キャリーがなければステ
ップ12 (812)へ進む。The details will be explained with reference to FIG. 7. Step 9)
The output register P1 set in the RAM in
The contents of R are transferred to baud) (P+), and the output register P2R
Set the contents of to the port (P2). Step 10
At (810), the contents of a D/A counter (DAC) set in the RAM is incremented. D.A.
Loading the contents of C into the accumulator Step 11
(Ell) is the memory set in the RAM (
Set 1000 (binary value) to Ml). In step 12 (s12), the carry flag is reset and the contents of the accumulator are shifted to the right. The least significant bit of the contents of the accumulator is then placed in the carry. The contents of the carry are set in the most significant bit of the accumulator. In step 15 (813), it is determined whether the carry flag is set, and if there is a carry flag, the process proceeds to step 16 (816). If there is no carry flag, the process advances to step 14 (814). At 814, the carry flag is reset and the contents of memory C are shifted to the right. The least significant bit of the contents of Ml is moved to carry. The contents of the carry are set in the upper bit of Ml:#. In step 15 (815), it is determined whether the carry flag is set, and if there is a carry, the process advances to step 16 (816). If there is no carry, proceed to step 12 (812).
810から815までのステップによりカウンタ(DA
C)の値から第5図に示すMlの値を得る。カウンタ(
DAC)のインクリメント動作によるMlのデータを生
成する時系列はW、5図の各波形に対応する。The steps from 810 to 815 cause the counter (DA
The value of Ml shown in FIG. 5 is obtained from the value of C). counter(
The time series for generating M1 data by the increment operation of the DAC) corresponds to the waveforms shown in FIG.
次にステップ16 (816)で出カポ−) 1 (P
l)に出力するデータを確保するレジスタ(PIR)の
内容をリセットする。ステップ17 (817)でMl
のデータとポート1に出力するD/Aの変換データ(D
ADl)との間でAlIDを取り、その結果の値がOの
ときステップ19 (819)へ逼み、0でなければス
テップ18 (818)へ進む。818ではレジスタP
1Riセットする。ステップ19 (S19)では出カ
ポ−) 2 (P2)に出力するデータtJffi保す
る。レジスタ(P2R)の内容をリセットスル。Next, in step 16 (816), output capo) 1 (P
1) Reset the contents of the register (PIR) that secures the data to be output to. In step 17 (817) Ml
data and D/A conversion data output to port 1 (D
If the resulting value is O, the process goes to step 19 (819), and if it is not 0, the process goes to step 18 (818). In 818, register P
Set 1Ri. In step 19 (S19), the data tJffi to be output to output capo 2 (P2) is stored. Resets the contents of register (P2R).
ステップ20 (820)ではMlのデータとポート2
に出力するD/Aの変換データ(DAD2 )との間で
AkJDを取り、その結果の値がOのときサブルーチン
を終り、0でないときステップ21(821)へa−b
。821ではレジスタP2Rをセットする。In step 20 (820), Ml data and port 2
AkJD is calculated between the D/A conversion data (DAD2) outputted to , and when the resulting value is O, the subroutine ends, and when it is not 0, the process goes to step 21 (821) a-b
. At 821, register P2R is set.
816から821までのステップは、D / Aの変3
゛)データの各ビットに対し、第5図に示す各波形を出
力するか否かを判定し、判定結果に応じて各波形のうち
の所定のものを合成するステップであるう
この拉に外部クロックにより、一定時間ごとに割込ルー
チンを実行し、所定のパルス幅の時間を得ることができ
、カウンタ(DAC)の値は割込みごどに1カウントづ
つカウントされ、D/Aの出力波形は合成波形として時
系列的に生成することができる。Steps from 816 to 821 are D/A change 3
゛) For each bit of data, determine whether or not to output each waveform shown in Figure 5, and according to the determination result, synthesize a predetermined one of each waveform. Using the clock, the interrupt routine can be executed at regular intervals to obtain a time with a predetermined pulse width, the value of the counter (DAC) is counted by 1 for each interrupt, and the output waveform of the D/A is It can be generated chronologically as a composite waveform.
この様にして生成された合成波形は、フィルタ110−
1 、110−2に入力され前述の如く°アナログ値に
変換される。The composite waveform generated in this way is filtered by the filter 110-
1 and 110-2, and is converted into an analog value as described above.
このアナログ値は例えば複写機等の画像形成装置におい
ては帯電量、露光量等のプロセス量 ′の調整に用い
られるものである。This analog value is used, for example, in an image forming apparatus such as a copying machine to adjust process quantities such as the amount of charge and the amount of exposure.
尚、本実施例ではD / A変換用データを他のソーイ
ジタルコンピュータとの通信により得たが、これに限る
ものでなく例えばキー人力等により得る(R成であって
もよい。In this embodiment, the data for D/A conversion was obtained through communication with another digital computer, but the data is not limited to this, and may be obtained by, for example, manual input (R-configuration may also be used).
又、MPUによυ生成される各種パルス波形は反転して
いてもよいこをは言う迄もない。It goes without saying that the various pulse waveforms generated by the MPU may be inverted.
又、l+L+=ooooに対する状態はHレベルでもL
レベルでもよい。Also, the state for l+L+=oooo is L even at H level.
It may be level.
又、D / A変換データのピッ)dは何ビットであっ
てもよい。Furthermore, the bits of the D/A conversion data may be any number of bits.
又、本実施例では外部から入力するクロックパルスの立
下シにより、割込処理を実行したが、立上9により割込
処理を実行してもよいっ効果
以上の様に本発明によれば外部から割込をかけることに
より所定のパルス幅で周期の異る仮数のパルス信号の中
から入力するディジタルデータに応じて所定のパルス信
号を合成し、この合成された信号か、らアナログ値を得
る椙成であるため、従来のパルス幅変調方式に比べ高周
波信号と・しL応答速度が速く、又リップルを少くする
ことができる。Furthermore, in this embodiment, the interrupt processing is executed by the falling edge of the clock pulse input from the outside, but the interrupt processing may be executed by the rising edge 9 of the clock pulse inputted from the outside. By applying an external interrupt, a predetermined pulse signal is synthesized according to the input digital data from among pulse signals with a predetermined pulse width and mantissas of different periods, and an analog value is obtained from this synthesized signal. Because of the high speed that can be obtained, the response speed for high-frequency signals is faster and ripples can be reduced compared to conventional pulse width modulation methods.
又、D/’A変換のためのポートが1ポート、1アナロ
グデータとすることができるため、D/A変換に必要な
ポートの訝を減少させることができる。Furthermore, since the number of ports for D/'A conversion can be one port and one analog data, the number of ports required for D/A conversion can be reduced.
又、D/A変換時に上位ビットだけ使用することによ)
、周ル」を小さくすることができるので更に応答速度を
速くし、リップルを減少させることが可能となる。Also, by using only the upper bits during D/A conversion)
, and the ripples can be made smaller, the response speed can be further increased and ripples can be reduced.
又、タイマを必要とすることなく、外部からのクロック
信号に同期して安定したパルス幅を得ることができる。Furthermore, a stable pulse width can be obtained in synchronization with an external clock signal without requiring a timer.
【図面の簡単な説明】
第1図は本発明の実施例を概念的に示すブロック図、第
2図は本発明の実施例であるD/A変換装陥のブロック
図、第3図は、IAPHに入力するクロックパルス及び
MPUにより生成される信号の波形を示す図、第4図は
各波形を合成して得られたディジタルパターンの例を示
す図、第5図はDACとMlの関係を示す図、第6図は
本発明によるD / A変換のためのメインフローチャ
ート、第7図はD/A変換サブルーチンを示すフローチ
ャートである。
図中、
100.106・・・ディジタルコンピュータ102・
・・クロックパルス発生回路
104−@−メイッチ
110−1.110−2・e@フィルタである。[Brief Description of the Drawings] Fig. 1 is a block diagram conceptually showing an embodiment of the present invention, Fig. 2 is a block diagram of a D/A conversion device which is an embodiment of the present invention, and Fig. 3 is a block diagram conceptually showing an embodiment of the present invention. A diagram showing the waveforms of clock pulses input to the IAPH and signals generated by the MPU, Figure 4 shows an example of a digital pattern obtained by combining each waveform, and Figure 5 shows the relationship between the DAC and Ml. 6 is a main flowchart for D/A conversion according to the present invention, and FIG. 7 is a flowchart showing a D/A conversion subroutine. In the figure, 100.106...digital computer 102.
...Clock pulse generation circuit 104-@-match 110-1.110-2・e@filter.
Claims (3)
中から入力するディジタルデータに応じて所定のパルス
信号を選択して合成して出力するディジタルコンピュー
タと、前記ディジタルコンピュータから出力される合成
された信号をアナログ値に変換する変換手段と前記ディ
ジタルコンピュータが所定の処理を実行中に割込処理を
行わせるための信号を出力する割込信号出力手段とを有
し、前記割込処理により前記所定のパルス幅を決定する
ことを特徴とするディジタル・アナログ変換装置。(1) A digital computer that selects, synthesizes, and outputs a predetermined pulse signal according to input digital data from among a plurality of pulse signals with a predetermined pulse width and different periods, and a digital computer that selects and synthesizes a predetermined pulse signal and outputs the synthesized signal; the digital computer has a conversion means for converting the synthesized signal into an analog value; and an interrupt signal output means for outputting a signal for causing the digital computer to perform an interrupt process while the digital computer is executing a predetermined process; A digital-to-analog conversion device, characterized in that the predetermined pulse width is determined by:
データを前記ディジタルコンピュータによる通信により
得ることを特徴とするディジタル・アナログ変換装置。(2) The digital-to-analog converter according to claim 1, wherein the digital data is obtained through communication by the digital computer.
コンピュータは前記合成された信号を出力するポートを
複数有することを特徴とするディジタル・アナログ変換
装置。(3) The digital-to-analog converter according to claim 1, wherein the digital computer has a plurality of ports for outputting the combined signal.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20661684A JPS6184119A (en) | 1984-10-02 | 1984-10-02 | Digital-analog converter |
DE19853535021 DE3535021A1 (en) | 1984-10-02 | 1985-10-01 | DIGITAL / ANALOG CONVERSION DEVICE |
GB8524299A GB2166613B (en) | 1984-10-02 | 1985-10-02 | Digital-analog converting apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20661684A JPS6184119A (en) | 1984-10-02 | 1984-10-02 | Digital-analog converter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6184119A true JPS6184119A (en) | 1986-04-28 |
Family
ID=16526323
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20661684A Pending JPS6184119A (en) | 1984-10-02 | 1984-10-02 | Digital-analog converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6184119A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6663695B2 (en) | 1999-10-28 | 2003-12-16 | Kankyo Co., Ltd. | Apparatus for cleaning air and for humidifying air |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo | |
JPS51135354A (en) * | 1975-02-20 | 1976-11-24 | Int Standard Electric Corp | Digitalltooanalog converter |
JPS56166630A (en) * | 1980-05-28 | 1981-12-21 | Toshiba Corp | Digital-to-analog converter |
JPS57106220A (en) * | 1980-12-22 | 1982-07-02 | Advantest Corp | Time ratio signal generating device |
-
1984
- 1984-10-02 JP JP20661684A patent/JPS6184119A/en active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo | |
JPS51135354A (en) * | 1975-02-20 | 1976-11-24 | Int Standard Electric Corp | Digitalltooanalog converter |
JPS56166630A (en) * | 1980-05-28 | 1981-12-21 | Toshiba Corp | Digital-to-analog converter |
JPS57106220A (en) * | 1980-12-22 | 1982-07-02 | Advantest Corp | Time ratio signal generating device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6663695B2 (en) | 1999-10-28 | 2003-12-16 | Kankyo Co., Ltd. | Apparatus for cleaning air and for humidifying air |
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