JPS6182521A - 差動型コンパレ−タ回路 - Google Patents
差動型コンパレ−タ回路Info
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- JPS6182521A JPS6182521A JP59204882A JP20488284A JPS6182521A JP S6182521 A JPS6182521 A JP S6182521A JP 59204882 A JP59204882 A JP 59204882A JP 20488284 A JP20488284 A JP 20488284A JP S6182521 A JPS6182521 A JP S6182521A
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- emitter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野１
この発明はヒステリシス特性を有する差動型コンパレー
タ回路に関する。
タ回路に関する。
［発明の技術的背景コ
微少ノイズを含む二つのアナログ電圧を正確に比較する
場合には、ヒステリシス特性を有する差動型のコンパレ
ータ回路が使用されている。この種のコンパレータ回路
では入力電圧が一定値以上変化しなければ出力状態が反
転しないようにされているので、ノイズに対して極めて
強固にされている。
場合には、ヒステリシス特性を有する差動型のコンパレ
ータ回路が使用されている。この種のコンパレータ回路
では入力電圧が一定値以上変化しなければ出力状態が反
転しないようにされているので、ノイズに対して極めて
強固にされている。
第３図はバイポーラトランジスタを用いて構成されたヒ
ステリシス特性を有する従来の差動型コンパレータ回路
の回路図である。このコンパレータ回路は基本的には差
動増幅部１０、出力部３０およびヒステリシス制御部４
０とから構成されている。
ステリシス特性を有する従来の差動型コンパレータ回路
の回路図である。このコンパレータ回路は基本的には差
動増幅部１０、出力部３０およびヒステリシス制御部４
０とから構成されている。
上記差動増幅部１０は、ダーリントン接続されたｐｎｐ
型トランジスタ１１．１２および１３．１４からなる差
動増幅対１５、この差動増幅対１５の負荷回路となるｎ
ｐｎ型トランジスタ１６．１７からなる電流ミラー回路
１８、上記トランジスタ１１．１３それぞれに一定のエ
ミッタバイアス電流を供給する定電流源１９、２０、上
記トランジスタ１２．１４に一定の共通エミッタバイア
ス電流を供給する定電流源２１等で構成されており、ト
ランジスタ１１のベースには一方の入力端子２２に供給
される電圧Ｖ１が、トランジスタ１３のベースは他方の
入力端子２２に供給される電圧Ｖ２がそれぞれ印加され
るようになっている。
型トランジスタ１１．１２および１３．１４からなる差
動増幅対１５、この差動増幅対１５の負荷回路となるｎ
ｐｎ型トランジスタ１６．１７からなる電流ミラー回路
１８、上記トランジスタ１１．１３それぞれに一定のエ
ミッタバイアス電流を供給する定電流源１９、２０、上
記トランジスタ１２．１４に一定の共通エミッタバイア
ス電流を供給する定電流源２１等で構成されており、ト
ランジスタ１１のベースには一方の入力端子２２に供給
される電圧Ｖ１が、トランジスタ１３のベースは他方の
入力端子２２に供給される電圧Ｖ２がそれぞれ印加され
るようになっている。
上記出力部３０はｎｐｎ型トランジスタ３１．３２、定
電流源３３および上記トランジスタ３２の負荷抵抗３４
等で構成されており、上記トランジスタ３２のコレクタ
に出力端子３５が設けられている。
電流源３３および上記トランジスタ３２の負荷抵抗３４
等で構成されており、上記トランジスタ３２のコレクタ
に出力端子３５が設けられている。
さらに上記ヒステリシス制御部４０は上記トランジスタ
１３のベースと上記他方の入力端子２３との間に挿入さ
れている抵抗４１、上記トランジスタ１３のベースに一
端が接続されている抵抗４２、上記抵抗４２の他端と基
準電位Ｖｓｓ印加点（アース電位点）との間にコレクタ
、エミッタ間が挿入され、ベースが抵抗４３を介して上
記出力端子３５に接続されたｎｐｎ型トランジスタ４４
等で構成されている。
１３のベースと上記他方の入力端子２３との間に挿入さ
れている抵抗４１、上記トランジスタ１３のベースに一
端が接続されている抵抗４２、上記抵抗４２の他端と基
準電位Ｖｓｓ印加点（アース電位点）との間にコレクタ
、エミッタ間が挿入され、ベースが抵抗４３を介して上
記出力端子３５に接続されたｎｐｎ型トランジスタ４４
等で構成されている。
このような構成のコンパレータ回路において、いま一方
の入力電圧Ｖ１が他方の入力電圧ｖ２よりも大きいとき
、トランジスタ１１はオフ状態に、トランジスタ１３は
オン状態にそれぞれされて、トランジスタ１４側にはト
ランジスタ１２側よりも大きな電流が流れる。これによ
り、出力部３０内のトランジスタ３１がオン状態にされ
、トランジスタ３２はオフ状態にされる。従って、この
ときに出力端子３５からの出力信号はＶｃｅ側の高電位
にされる。
の入力電圧Ｖ１が他方の入力電圧ｖ２よりも大きいとき
、トランジスタ１１はオフ状態に、トランジスタ１３は
オン状態にそれぞれされて、トランジスタ１４側にはト
ランジスタ１２側よりも大きな電流が流れる。これによ
り、出力部３０内のトランジスタ３１がオン状態にされ
、トランジスタ３２はオフ状態にされる。従って、この
ときに出力端子３５からの出力信号はＶｃｅ側の高電位
にされる。
出力信号が高電位にされているとき、ヒステリシス制陣
部４０内のトランジスタ４４はオン状態にされるので、
他方の入力端子２３に供給されている入力電圧Ｖ２は抵
抗４１．４２により分割されてトランジスタ１３のベー
スに印加される。
部４０内のトランジスタ４４はオン状態にされるので、
他方の入力端子２３に供給されている入力電圧Ｖ２は抵
抗４１．４２により分割されてトランジスタ１３のベー
スに印加される。
上記とは逆に一方の入力電圧ｖ１が他方の入力電圧ｖ２
よりも小さいとき、トランジスタ１１はオン状態に、ト
ランジスタ１３はオフ状態にそれぞれされて、トランジ
スタ１４側にはトランジスタ１２側よりも小さな電流が
流れる。これにより、出力部３０内のトランジスタ３１
がオフ状態にされ、トランジスタ３２はオン状態にされ
る。従って、このときに出力端子３５からの出力信号は
Ｖｓｓ側の低電位にされる。出力信号が低電位にされて
いるとき、ヒステリシス制御部４０内のトランジスタ４
４はオフ状態にされるので、他方の入力端子２３に供給
されている入力電圧■２はそのままトランジスタ１３の
ベースに印加される。
よりも小さいとき、トランジスタ１１はオン状態に、ト
ランジスタ１３はオフ状態にそれぞれされて、トランジ
スタ１４側にはトランジスタ１２側よりも小さな電流が
流れる。これにより、出力部３０内のトランジスタ３１
がオフ状態にされ、トランジスタ３２はオン状態にされ
る。従って、このときに出力端子３５からの出力信号は
Ｖｓｓ側の低電位にされる。出力信号が低電位にされて
いるとき、ヒステリシス制御部４０内のトランジスタ４
４はオフ状態にされるので、他方の入力端子２３に供給
されている入力電圧■２はそのままトランジスタ１３の
ベースに印加される。
従って、入力電圧Ｖ１、Ｖ２の大小関係が逆の場合に、
このコンパレータ回路の入力電圧Ｖ２に対するしきい値
電圧が実質上具なり、所定のヒステリシス特性を呈する
ことになる。
このコンパレータ回路の入力電圧Ｖ２に対するしきい値
電圧が実質上具なり、所定のヒステリシス特性を呈する
ことになる。
［背景技術の問題点コ
ところで、上記従来の差動型コンパレータ回路ではトラ
ンジスタ１３のベース回路にインピーダンス制御回路４
０が設けられている。このため、入力端子２３側の入力
インピーダンスが低くなってしまうという欠点がある。
ンジスタ１３のベース回路にインピーダンス制御回路４
０が設けられている。このため、入力端子２３側の入力
インピーダンスが低くなってしまうという欠点がある。
このため入力端子２３における電圧降下が発生し易くな
り、しきい値電圧が不正確になるという不都合が生じる
。このことは、電圧ｖ２を複数のコンパレータ回路に並
列に供給するような場合に特に顕著となる。
り、しきい値電圧が不正確になるという不都合が生じる
。このことは、電圧ｖ２を複数のコンパレータ回路に並
列に供給するような場合に特に顕著となる。
そこでこの不都合に対する対策として、バッファアンプ
を用意し、このバッファアンプを介して電圧Ｖ２を入力
端子２３に供給することが考えられる。ところがこの場
合には素子数が多くなってしまい、集積回路化する際の
チップサイズの大形化をもたらす。
を用意し、このバッファアンプを介して電圧Ｖ２を入力
端子２３に供給することが考えられる。ところがこの場
合には素子数が多くなってしまい、集積回路化する際の
チップサイズの大形化をもたらす。
［発明の目的コ
この発明は上記のような事情を考慮してなされたもので
あり、その目的は入力インピーダンスを低くすることな
しにヒステリシス特性を得ることができ、素子数も比較
的少ない差動型コンパレータ回路を提供することにある
。
あり、その目的は入力インピーダンスを低くすることな
しにヒステリシス特性を得ることができ、素子数も比較
的少ない差動型コンパレータ回路を提供することにある
。
〔発明の概要］
上記目的を達成するためこの発明の差動型コンパレータ
回路では、それぞれ初段および後段のトランジスタから
なる第１、第２のダーリントントランジスタで差動増幅
対を構成し、さらにこの差動増幅対と負荷手段とで差動
増幅手段を構成し、この差動増幅手段の出力信号に応じ
て上記第１、第２のダーリントントランジスタの一方の
初段のトランジスタのエミッタバイアス電流の値を変化
させることによって、このトランジスタのベース、エミ
ッタ電圧を入力状態に応じて異ならせ、これによりヒス
テリシス特性を得るようにしている。
回路では、それぞれ初段および後段のトランジスタから
なる第１、第２のダーリントントランジスタで差動増幅
対を構成し、さらにこの差動増幅対と負荷手段とで差動
増幅手段を構成し、この差動増幅手段の出力信号に応じ
て上記第１、第２のダーリントントランジスタの一方の
初段のトランジスタのエミッタバイアス電流の値を変化
させることによって、このトランジスタのベース、エミ
ッタ電圧を入力状態に応じて異ならせ、これによりヒス
テリシス特性を得るようにしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る差動型コンパレータ回路の一実
施例の構成を示す回路図であり、前記従来回路と対応す
る箇所には同一符号を付しである。
施例の構成を示す回路図であり、前記従来回路と対応す
る箇所には同一符号を付しである。
ｐｎｐ型のトランジスタ１１と１２とは差動増幅対１５
の一方を構成しており、トランジスタ１１のエミッタと
高電位Ｖｃｃの印加点との間には定電流源１９が挿入さ
れている。同様にｐｎｐ型のトランジスタ１３と１４と
は差動増幅対１５の他方を構成しており、トランジスタ
１３のエミッタと高電位Ｖｃｃの印加点との間には定電
流源２０が挿入されている。
の一方を構成しており、トランジスタ１１のエミッタと
高電位Ｖｃｃの印加点との間には定電流源１９が挿入さ
れている。同様にｐｎｐ型のトランジスタ１３と１４と
は差動増幅対１５の他方を構成しており、トランジスタ
１３のエミッタと高電位Ｖｃｃの印加点との間には定電
流源２０が挿入されている。
上記トランジスタ１１のエミッタには上記トランジスタ
１２のベースが接続されており、トランジスタ１３のエ
ミッタには上記トランジスタ１４のベースが接続されて
いる。上記トランジスタ１２．１４のエミッタは共通接
続され、この共通エミッタと高電位Ｖｃｃの印加点との
間には定電流源２１が挿入されている。上記トランジス
タ１１．１３の各コレクタは共にＶｓｓ印加点に接続さ
れている。また上記トランジスタ１１のベースには一方
の入力端子２２が設けられており、トランジスタ１３の
ベースには他方の入力端子２３が設けられている。
１２のベースが接続されており、トランジスタ１３のエ
ミッタには上記トランジスタ１４のベースが接続されて
いる。上記トランジスタ１２．１４のエミッタは共通接
続され、この共通エミッタと高電位Ｖｃｃの印加点との
間には定電流源２１が挿入されている。上記トランジス
タ１１．１３の各コレクタは共にＶｓｓ印加点に接続さ
れている。また上記トランジスタ１１のベースには一方
の入力端子２２が設けられており、トランジスタ１３の
ベースには他方の入力端子２３が設けられている。
１８は上記差動増幅対１５の負荷となるトランジスタ１
６．１７からなる電流ミラー回路であり、トランジスタ
１６．１７のベースが共通接続され、各エミッタはＶｓ
ｓ印加点に接続され、上記共通ベースにはトランジスタ
１６のコレクタが接続されている。
６．１７からなる電流ミラー回路であり、トランジスタ
１６．１７のベースが共通接続され、各エミッタはＶｓ
ｓ印加点に接続され、上記共通ベースにはトランジスタ
１６のコレクタが接続されている。
そして、上記トランジスタ１２のコレクタはトランジス
タ１６のコレクタに、トランジスタ１４のコレクタはト
ランジスタ１７のコレクタにそれぞれ接続されている。
タ１６のコレクタに、トランジスタ１４のコレクタはト
ランジスタ１７のコレクタにそれぞれ接続されている。
上記トランジスタ１７のコレクタにはトランジスタ３１
のベースが接続されている。このトランジスタ１７のエ
ミッタはＶｓｓ印加点に接続されており、コレクタとＶ
ｃｃ印加点との間には定電流源３３が接続されている。
のベースが接続されている。このトランジスタ１７のエ
ミッタはＶｓｓ印加点に接続されており、コレクタとＶ
ｃｃ印加点との間には定電流源３３が接続されている。
トランジスタ３１のコレクタにはトランジスタ３２のベ
ースが接続されている。このトランジスタ３２のエミッ
タはＶｓｓ印加点に接続されており、コレクタとＶｃｃ
印加点との間には負荷抵抗３４が接続されている。そし
てこのトランジスタ３２のコレクタに出力端子３５が設
けられている。
ースが接続されている。このトランジスタ３２のエミッ
タはＶｓｓ印加点に接続されており、コレクタとＶｃｃ
印加点との間には負荷抵抗３４が接続されている。そし
てこのトランジスタ３２のコレクタに出力端子３５が設
けられている。
上記トランジスタ３２のコレクタには抵抗５１の一端が
接続されている。この抵抗５１の他端にはｎｐｎ型トラ
ンジスタ５２のベースが接続されている。
接続されている。この抵抗５１の他端にはｎｐｎ型トラ
ンジスタ５２のベースが接続されている。
このトランジスタ５２のエミッタはＶａｓ印加点に接続
されており、コレクタは定電流源５３を介してＶｃｃ印
加点に接続されている。さらに上記トランジスタ５２の
コレクタにはダイオード５４のアノードが接続されてお
り、このダイオード５４のカソードは前記トランジスタ
１３のエミッタに接続されている。そして上記抵抗５１
、トランジスタ５２、定電流３！５３およびダイオード
５４は、上記出力端子３５の出力信号に応じて上記トラ
ンジスタ１３のエミッタバイアス電流の値を変化させる
バイアス電流制御回路５０を構成している。
されており、コレクタは定電流源５３を介してＶｃｃ印
加点に接続されている。さらに上記トランジスタ５２の
コレクタにはダイオード５４のアノードが接続されてお
り、このダイオード５４のカソードは前記トランジスタ
１３のエミッタに接続されている。そして上記抵抗５１
、トランジスタ５２、定電流３！５３およびダイオード
５４は、上記出力端子３５の出力信号に応じて上記トラ
ンジスタ１３のエミッタバイアス電流の値を変化させる
バイアス電流制御回路５０を構成している。
なお、上記定電流源１９および２０の出力電流の値はＩ
に設定されており、バイアス電流！ＩＪ ｌｉｔ回路５
０内の定電流源５３の出力電流の値はそのｎ倍の値、す
なわちｎｌ（ただしｎは正の実数）に設定されている。
に設定されており、バイアス電流！ＩＪ ｌｉｔ回路５
０内の定電流源５３の出力電流の値はそのｎ倍の値、す
なわちｎｌ（ただしｎは正の実数）に設定されている。
次に上記のように構成の回路の動作を説明する。
まず、一方の入力電圧■１が他方の入力電圧Ｖ２よりも
大きいとき、すなわちＶｌ＞Ｖ２のとき、トランジスタ
１１はオフ状態に、トランジスタ１３はオン状態にそれ
ぞれされて、トランジスタ１４側にはトランジスタ１２
側よりも大きな電流が流れる。
大きいとき、すなわちＶｌ＞Ｖ２のとき、トランジスタ
１１はオフ状態に、トランジスタ１３はオン状態にそれ
ぞれされて、トランジスタ１４側にはトランジスタ１２
側よりも大きな電流が流れる。
これにより、出力部３０内のトランジスタ３１がオン状
態にされ、トランジスタ３２はオフ状態にされる。
態にされ、トランジスタ３２はオフ状態にされる。
従って、このときに出力端子３５からの出力信号はＶｃ
ｅ側の高電位にされる。出力信号が高電位にされている
とき、バイアス電流制−即回路５０内のトランジスタ５
２はオン状態にされるので、定電流源５３からの出力電
流はダイオード５４を流れることなく、このトランジス
タ５２を介してＶｓｓ印加点にバイパスされる。従って
、この時、トランジスタ１３のエミッタに流れ込む電流
は定電流源２０の出力電流Ｉのみとなる。
ｅ側の高電位にされる。出力信号が高電位にされている
とき、バイアス電流制−即回路５０内のトランジスタ５
２はオン状態にされるので、定電流源５３からの出力電
流はダイオード５４を流れることなく、このトランジス
タ５２を介してＶｓｓ印加点にバイパスされる。従って
、この時、トランジスタ１３のエミッタに流れ込む電流
は定電流源２０の出力電流Ｉのみとなる。
上記とは逆に一方の入力電圧Ｖ１が他方の入力電圧Ｖ２
よりも小さいとき、すなわちＶｌ＜Ｖ２のとき、トラン
ジスタ１１はオン状態に、トランジスタ１３はオフ状態
にそれぞれされて、トランジスタ１４側にはトランジス
タ１２側よりも小さな電流が流れる。これにより、出力
部３０内のトランジスタ３１がオフ状態にされ、トラン
ジスタ３２はオン状態にされる。従って、このときに出
力端子３５からの出力信号はＶｓｓ側の低電位にされる
。出力信号が低電位にされているとき、バイアス電流制
御回路５０内のトランジスタ５２はオフ状態にされるの
で、定電流源５３からの出力電流はダイオード５４を介
してトランジスタ１３のエミッタに流れ込む。このとき
このトランジスタ１３のエミッタに流れ込む電流は、定
電流源２０の出力電流Ｉと定電流源５３の出力電流ｎ■
との和の電流（’１＋ｎ）Ｉとなる。
よりも小さいとき、すなわちＶｌ＜Ｖ２のとき、トラン
ジスタ１１はオン状態に、トランジスタ１３はオフ状態
にそれぞれされて、トランジスタ１４側にはトランジス
タ１２側よりも小さな電流が流れる。これにより、出力
部３０内のトランジスタ３１がオフ状態にされ、トラン
ジスタ３２はオン状態にされる。従って、このときに出
力端子３５からの出力信号はＶｓｓ側の低電位にされる
。出力信号が低電位にされているとき、バイアス電流制
御回路５０内のトランジスタ５２はオフ状態にされるの
で、定電流源５３からの出力電流はダイオード５４を介
してトランジスタ１３のエミッタに流れ込む。このとき
このトランジスタ１３のエミッタに流れ込む電流は、定
電流源２０の出力電流Ｉと定電流源５３の出力電流ｎ■
との和の電流（’１＋ｎ）Ｉとなる。
このようにこの回路では、入力電圧Ｖ１．Ｖ２の大小関
係に応じてトランジスタ１３のエミッタ電流の値が異な
るようにされている。そこでいま、Ｖｌ＞Ｖ２のときの
トランジスタ１３のベース、エミッタ間電圧をＶａＥｌ
とし、同様にＶｌ ＜Ｖ２のときのベース、エミッタ間
電圧をＶＢＥ２とすると、両層圧ｒ１の差の電圧ΔＶＢ
Ｅは次式で与えられる。
係に応じてトランジスタ１３のエミッタ電流の値が異な
るようにされている。そこでいま、Ｖｌ＞Ｖ２のときの
トランジスタ１３のベース、エミッタ間電圧をＶａＥｌ
とし、同様にＶｌ ＜Ｖ２のときのベース、エミッタ間
電圧をＶＢＥ２とすると、両層圧ｒ１の差の電圧ΔＶＢ
Ｅは次式で与えられる。
ΔＶＢ Ｅ ＝ＶＢ Ｅ ２−ＶＢ Ｅ １＝ （ｋＴ
／ｅ） ｘ ｌ ｎ （ｎ＋１ ）・・・ １ ここで（ｋＴ／ｅ）はトランジスタの温度電圧であり、
常温では約２５ｍＶ程度の値である。
／ｅ） ｘ ｌ ｎ （ｎ＋１ ）・・・ １ ここで（ｋＴ／ｅ）はトランジスタの温度電圧であり、
常温では約２５ｍＶ程度の値である。
従って、上記実施例回路において定電流源５３の定電流
１１ｉ２０に対する倍率ｎの値を決定すれば上記第１式
で与えられるΔＶＢＨの値が決り、このΔＶＢＨの値に
応じたヒステリシス特性を得ることができる。しかも、
端子２３に供給される入力電圧Ｖ２はそのままトランジ
スタ１３のベースに印加されているので、この入力電圧
■２に対する入力インピーダンスは十分に高くすること
ができる。さらに、この実施例回路では、従来回路のヒ
ステリシス制郊部４０の代わりバイアス電流制御回路５
０を設けるようにしており、このバイアス電流制御回路
５０は抵抗５１、トランジスタ５２、定電流ｔ！！５３
およびダイオード５４により構成するようにしているの
で、従来のようにバッファアンプを介して電圧Ｖ２を入
力端子２３に供給する場合に比較して大幅に素子数を少
なくすることができる。従って、集積回路化する際のチ
ップサイズの小形化を達成することができる。
１１ｉ２０に対する倍率ｎの値を決定すれば上記第１式
で与えられるΔＶＢＨの値が決り、このΔＶＢＨの値に
応じたヒステリシス特性を得ることができる。しかも、
端子２３に供給される入力電圧Ｖ２はそのままトランジ
スタ１３のベースに印加されているので、この入力電圧
■２に対する入力インピーダンスは十分に高くすること
ができる。さらに、この実施例回路では、従来回路のヒ
ステリシス制郊部４０の代わりバイアス電流制御回路５
０を設けるようにしており、このバイアス電流制御回路
５０は抵抗５１、トランジスタ５２、定電流ｔ！！５３
およびダイオード５４により構成するようにしているの
で、従来のようにバッファアンプを介して電圧Ｖ２を入
力端子２３に供給する場合に比較して大幅に素子数を少
なくすることができる。従って、集積回路化する際のチ
ップサイズの小形化を達成することができる。
第２図はこの発明の他の実施例の構成を示す回路図であ
る。この実施例回路では前記トランジスタ１３のエミッ
タバイアス電流を変化させるバイアス電流制御回路５０
として図示のような構成のものを用いるようにしたもの
である。
る。この実施例回路では前記トランジスタ１３のエミッ
タバイアス電流を変化させるバイアス電流制御回路５０
として図示のような構成のものを用いるようにしたもの
である。
この実施例のバイアス電流制御回路５０にはｐｎｐ型の
トランジスタ６１．６２からなる電流ミラー回路６３が
設けられている。上記トランジスタ６１．６２のエミッ
タは共にＶｃｃ印加点に接続され、トランジスタ６２の
ベース、コレクタ間は短絡されている。すなわち、上記
電流ミラー回路６３のトランジスタ６２のコレクタが電
流入力端子、トランジスタ６１のコレクタが電流出力端
子にされ、電流ミラー回路６３の電流出力端子は前記ト
ランジスタ１３のエミッタに接続されている。また電流
ミラー回路６３の電流入力端子とＶｓｓ印加点との間に
は定電流にｎｐｎ型のトランジスタ６５のエミッタ、コ
レクタ間が接続されている。このトランジスタ６５のベ
ースは抵抗６８を介してｎｐｎ型のトランジスタ６７の
コレクタに接続されている。このトランジスタ竹のエミ
ッタはＶｓｓ印加点に接続され、ベースは抵抗６８を介
して前記トランジスタ３２のコレクタに接続されている
。
トランジスタ６１．６２からなる電流ミラー回路６３が
設けられている。上記トランジスタ６１．６２のエミッ
タは共にＶｃｃ印加点に接続され、トランジスタ６２の
ベース、コレクタ間は短絡されている。すなわち、上記
電流ミラー回路６３のトランジスタ６２のコレクタが電
流入力端子、トランジスタ６１のコレクタが電流出力端
子にされ、電流ミラー回路６３の電流出力端子は前記ト
ランジスタ１３のエミッタに接続されている。また電流
ミラー回路６３の電流入力端子とＶｓｓ印加点との間に
は定電流にｎｐｎ型のトランジスタ６５のエミッタ、コ
レクタ間が接続されている。このトランジスタ６５のベ
ースは抵抗６８を介してｎｐｎ型のトランジスタ６７の
コレクタに接続されている。このトランジスタ竹のエミ
ッタはＶｓｓ印加点に接続され、ベースは抵抗６８を介
して前記トランジスタ３２のコレクタに接続されている
。
この実施例におけるバイアス電流制御回路５０では、出
力端子３５の信号が高電位にされているとき、トランジ
スタ６７がオン状態にされるのでトランジスタ６５もオ
ン状態にされる。すると定電流源６４の電流はこのトラ
ンジスタ６５にほとんど流れて前記トランジスター３の
エミッタには電流ミラー回路６３からは電流が供給され
ない。従って、この場合にトランジスター３に供給され
るエミッタバイアス電流は定電流源２０からのもののみ
となる。
力端子３５の信号が高電位にされているとき、トランジ
スタ６７がオン状態にされるのでトランジスタ６５もオ
ン状態にされる。すると定電流源６４の電流はこのトラ
ンジスタ６５にほとんど流れて前記トランジスター３の
エミッタには電流ミラー回路６３からは電流が供給され
ない。従って、この場合にトランジスター３に供給され
るエミッタバイアス電流は定電流源２０からのもののみ
となる。
ｊ′
他方、出力端子３５の信号が低電位にされているとき、
トランジスタ６７がオフ状態にされ、トランジスタ６５
もオフ状態にされる。このとき、定電流源６４の電流は
電流ミラー回路６３の入力側トランジスタ６２に流れ、
この電流に対応した値の電流がトランジスタ６１に流れ
る。従ってこの場合に、トランジスタ１３のエミッタに
は電流ミラー回路６３からの出力電流が供給される。こ
の結果、トランジスタ１３に供給されるエミッタバイア
ス電流は定電流源２０らの出力電流と電流ミラー回路６
３からの出力電流との和の電流となる。ここで例えば上
記定電流３！６４の電流値を前記定電流ｍ１９．２０の
値■のｎ倍に設定し、電流ミラー回路６３の入出力電流
比を一対一に設定すれば、出力端子３５の信号が低電位
にされているときのトランジスタ１３のエミッタバイア
ス電流の値は第１図の実施例回路と同様に（１＋ｎ）Ｉ
となる。
トランジスタ６７がオフ状態にされ、トランジスタ６５
もオフ状態にされる。このとき、定電流源６４の電流は
電流ミラー回路６３の入力側トランジスタ６２に流れ、
この電流に対応した値の電流がトランジスタ６１に流れ
る。従ってこの場合に、トランジスタ１３のエミッタに
は電流ミラー回路６３からの出力電流が供給される。こ
の結果、トランジスタ１３に供給されるエミッタバイア
ス電流は定電流源２０らの出力電流と電流ミラー回路６
３からの出力電流との和の電流となる。ここで例えば上
記定電流３！６４の電流値を前記定電流ｍ１９．２０の
値■のｎ倍に設定し、電流ミラー回路６３の入出力電流
比を一対一に設定すれば、出力端子３５の信号が低電位
にされているときのトランジスタ１３のエミッタバイア
ス電流の値は第１図の実施例回路と同様に（１＋ｎ）Ｉ
となる。
なお、この発明は上記の各実施例に限定されるものでは
なく種々の変形が可能であることはいうまでもない。例
えば、上記各実施例回路では差動増幅対１５を構成する
トランジスタ１１．１２．１３．１４がｎｐｎ型のトラ
ンジスタである場合について説明したが、これはｎｐｎ
型のトランジスタを用いて構成するようにしても良いこ
とはもちろんである。
なく種々の変形が可能であることはいうまでもない。例
えば、上記各実施例回路では差動増幅対１５を構成する
トランジスタ１１．１２．１３．１４がｎｐｎ型のトラ
ンジスタである場合について説明したが、これはｎｐｎ
型のトランジスタを用いて構成するようにしても良いこ
とはもちろんである。
［発明の効果］
以上説明したようにこの発明によれば、入力インピーダ
ンスを低くすることなしにヒステリシス特性を得ること
ができ、素子数も比較的少ない差動型コンパレータ回路
を提供することができる。
ンスを低くすることなしにヒステリシス特性を得ること
ができ、素子数も比較的少ない差動型コンパレータ回路
を提供することができる。
第１図はこの発明に係る差動型コンパレータ回路の一実
施例の構成を示す回路図、第２図はこの発明の他の実施
例の構成を示す回路図、第３図は従来の差動型コンパレ
ータ回路の回路図である。 １０・・・差動増幅部、１５・・・差動増幅対、１８．
６３・・・電流ミラー回路、２０．５３．６４・・・定
電流源、３０・・・出力部、５０・・・バイアス電流制
御回路、５４・・・ダイオード。 出願人代理人 弁理士 鈴 江 武 彦１ｌＩｚ 巴
施例の構成を示す回路図、第２図はこの発明の他の実施
例の構成を示す回路図、第３図は従来の差動型コンパレ
ータ回路の回路図である。 １０・・・差動増幅部、１５・・・差動増幅対、１８．
６３・・・電流ミラー回路、２０．５３．６４・・・定
電流源、３０・・・出力部、５０・・・バイアス電流制
御回路、５４・・・ダイオード。 出願人代理人 弁理士 鈴 江 武 彦１ｌＩｚ 巴
Claims (3)
- （１）それぞれ初段および後段のトランジスタからなる
第１、第２のダーリントントランジスタで構成された差
動増幅対およびこの差動増幅対に対する負荷手段とから
なる差動増幅手段と、上記差動増幅手段の出力信号に応
じて上記第１、第２のダーリントントランジスタの一方
の初段のトランジスタのエミッタバイアス電流の値を変
化させるバイアス電流制御手段とを具備したことを特徴
とする差動型コンパレータ回路。 - （２）前記バイアス電流制御手段が、定電流源と、この
定電流源の電流出力端子と前記一方のダーリントントラ
ンジスタの初段のトランジスタのエミッタとの間に順方
向に挿入されたダイオード素子と、前記差動増幅手段の
出力信号に基づいて上記定電流源の出力電流を所定電位
点にバイパス制御するトランジスタとから構成されてい
る特許請求の範囲第１項に記載の差動型コンパレータ回
路。 - （３）前記バイアス電流制御手段が、電流入力端子およ
び電流出力端子を有し、電流出力端子が前記一方のダー
リントントランジスタの初段のトランジスタのエミッタ
に接続された電流ミラー回路と、上記電流ミラー回路の
電流入力端子に所定電流を供給する定電流手段と、前記
差動増幅手段の出力信号に基づいて上記電流ミラー回路
の動作を制御する制御手段とから構成されている特許請
求の範囲第１項に記載の差動型コンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204882A JPH063868B2 (ja) | 1984-09-29 | 1984-09-29 | 差動型コンパレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204882A JPH063868B2 (ja) | 1984-09-29 | 1984-09-29 | 差動型コンパレ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182521A true JPS6182521A (ja) | 1986-04-26 |
| JPH063868B2 JPH063868B2 (ja) | 1994-01-12 |
Family
ID=16497957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204882A Expired - Lifetime JPH063868B2 (ja) | 1984-09-29 | 1984-09-29 | 差動型コンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063868B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249517A (ja) * | 1986-04-22 | 1987-10-30 | Nec Corp | 電圧比較回路 |
| JPH01166611A (ja) * | 1987-12-22 | 1989-06-30 | Toshiba Corp | コンパレータ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780823A (en) * | 1980-11-07 | 1982-05-20 | Toshiba Corp | Schmitt trigger circuit |
| JPS57111116A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Comparator having hysteresis |
-
1984
- 1984-09-29 JP JP59204882A patent/JPH063868B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780823A (en) * | 1980-11-07 | 1982-05-20 | Toshiba Corp | Schmitt trigger circuit |
| JPS57111116A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Comparator having hysteresis |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249517A (ja) * | 1986-04-22 | 1987-10-30 | Nec Corp | 電圧比較回路 |
| JPH01166611A (ja) * | 1987-12-22 | 1989-06-30 | Toshiba Corp | コンパレータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH063868B2 (ja) | 1994-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |