JPS6178241A

JPS6178241A - シリアルデ−タ伝送方法

Info

Publication number: JPS6178241A
Application number: JP20096384A
Authority: JP
Inventors: Kiyoshi Hagino; 潔萩野; Akira Usui; 章臼井
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1984-09-26
Filing date: 1984-09-26
Publication date: 1986-04-21
Also published as: JPH0544858B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、送信部に直列接続はれた複数の受信部の各
々へ個別にデータを伝送する際用いられるシリアルデー
タ伝送方法に関する。

〔従来技術〕

１つの送信部から複数の受信部の各々へ１１八回りにデ
ータを伝送するシステムを構成する場合、送信部と各受
信部とを各々伝送線で接続すると、配線が複雑になる。

そこで、送信部に各受１百部を１ａ列接続し、各受信部
へ直列にデータを伝送することがしげしば行われる。こ
の場合、各受信部には識別コードを設定するためのプリ
セットスイッチが設けられ、このスイッチによって各受
信部に各々別個の識別コードが設定される。そして、送
信部はデータに伝送先の受信部を示す職別コードを付加
して送出する。送出されたデータは、付加づれた識別コ
ードが示す受信部内に取込まれる。

〔発明が解決しようとする問題点〕

ところで、近年、電子楽器等においては、楽音発生回路
として同一のＬＳＩを複数個設け、各ＬＳＩに各々異な
るデータを与えて異なる音色の楽音を発生ζせる場合が
多い。このような場合、シリアル伝送を用いると各ＬＳ
Ｉ（受信部）毎に識別コード設定用のスイッチを設けな
くてはならないが、この場合、ただでさえスイッチ類の
多い電子楽器に更にスイッチが増えることＫなり、操作
ミスを起こし易く、また構成も複雑に彦り、好ましくな
い。また、識別コード設定用スイッチの配ＩＫ手間がか
かるという問題もある。

この発明は上記事情を考慮してなされたもので、その目
的は各受信部に識別コード設定用のスイッチ等を設ける
必要がなく、したがって人手による識別コード設定操作
を全く必要とせず、しかも複数の直列接続上れた受信部
の各々へ個別にデータを伝送することができるシリアル
データ伝送方法を提供することＫある。

〔問題を解決するための手段〕

この発明による方法においては、まず送信部が伝送すべ
きデータに送り先の受信部の識別コードを付して第１受
信部へ送る。第１受信部は受信した識別コードをシフト
して新たな識別コードとし、この識別コードおよびデー
タを次の第２受洒部へ送る。以下、第２、第３・・・受
信部において第１受信部と同様の処理が行われる。この
場合、各受信部におけるシフト処理のビット数は同一で
ある（例えば、１ビツト）。例えば、送信部が識別コー
ド００・・・・・・０１″を出力した場合、＠１１受信
ｉｌｔ識別コード″００・・・・・・１０″を、第２受
信部は識別コード００・・・・・・１００”を出力する
。他方、各受信部は、受信した識別コードが全受信部共
通に定められている特定コードの場合に１その識別コー
ドと共に受信したデータを内部のメモリＶｃ誉込む。例
えば、各受信部が共に識別コードのＭＳＢが／１０１”
の時データを取込むとする。この場合、送信部が例えば
識別コード″００・山・・０１″（１６ビツト）を出力
すると、この識別コードが第１〜第１５受信部において
１ビツトづつシフトされて、第１６受信部に識別コード
１１００・旧・・００″として供給され、これＫよりデ
ータが第秘受信部に取込まれる。また、例えば送信部Ｔ
Ｍが１０・・・・・・００″（１６ビツト）を出力した
場合、データは第１受信部に取込まれる。この工うＫし
て、各受信部に各々別個の識別コードを設定しておくこ
となく、任意の受信部へのデータ伝送が可能となる。な
お、この発明において前段の受信部とは、その受信部の
データ入力側の受信部をいい、後段の受信部とは、その
受信部のデータ出方側の受信部を込う。

〔実施例〕

第１図はこの発明の一実施例によるシリアルデータ伝送
システムの全体構成を示すブロック図であり、この図に
示す実施例は、１つの送信部ＴＭと、この送信部ＴＭＫ
直列接続された１６個の同一構成による受信部ＲＣＯ−
１１Ｃ１５がら構成されている。送信部ＴＭは、受信部
１ｔＣＯ−ＲＣ１５の各々へ個別忙データを伝送するも
ので、電源投入時にその端子ＩＣＴからイニシャルクリ
ア信号ＩＣを出力し、また、稼動時において端子ＣＫＴ
から常時クロックパルスゲを出力し、また伝送データＤ
Ａに伝送先の受信部ＲＣの識別コードＣＤを付加してデ
ータ出力端子ＳＤＴから出方する。

第２図は、この実施例において用いられているａ別：ｆ
ｆ−）”ＣＤおよび伝送データＤＡのフォーマットを示
す図である。この図に示すようＪ（，３１別コードＣＤ
および伝送データＤＡけ共に２バイト（１６ビツト）構
成であり、これらの４バイトによってデータブロックＤ
Ｂが構成されてｈる。そして、送信部ＴＭはこのデータ
ブロックＤＢ単位でデータ伝送を行う。また、各受信部
ＲＣＯ〜ＲＣ１５には各々識別コードＣＤとして、１６
ビツト１００・・・・・・０００１０・・・・・・００００Ｉｌｉ・・・・・・０００００…拳・１１００００・・・・・・０１なるコードが割当てられている。したがって、送信部Ｔ
Ｍは、例えば第１受信ｍＲｃｏへデータを伝送する場合
、伝送データＤＡと共ＩＣ識別コードＣＤ”１０ｎ・・
・・・・００″を出力し、また例えば第３受信部ＲＣ２
ヘデータを伝送する場合は識別コード（’ｌ）”００１
０・・・・・・００″を出力する。

また、送信部ＴＭが上述したデータブロックＴ）Ｂを送
出する場合、各バイトの前後ＫＷ３図に示すスタートビ
ット″０″およびストップビット″′１″を各々付加し
、そして、識別コードＣＤのローバイトから順にクロッ
クパルスゲに基づいてビットシリアルに出力する。すな
わち、まずスタートビット″′０″を出力した後識別コ
ードＣＤのＬＳＢ〜第７ビツト（ビットＣ０ＮＣ７）を
ビットＣＯから順次出力し、次いでストップビット”１
”を出力し、次いで再びスタートビット″′０″を出力
した後識別コードＣＤの第８〜８ｇ１５ビツト（ビット
０８〜Ｃ１５）をビットＣ８から順次出力し、次いでス
トップビット００″を出力し、以下同様圧して伝送デー
タＤＡのローバイト（ビットＤ。

〜Ｄ７）、ハイバイト（ビットＤ８〜Ｄ１５）を順次出
力する。また、送信部ＴＭは、データ伝送を行わない場
合Ｋ、そのデータ出力端子ＳＤＴから常時″′１′信号
を連続して出力する。

次に、第４図を参照して第１の受信部ＲＣＯの構成を説
明する。第４図において符号ＴＣＴけ、送信部ＴＭから
出力されたイニシャルクリア信号ＩＣが供給される端子
であり、このイニシャルクリア信号Ｉ（Ｊｔディレィフ
リップフロップ（以下、ＤＦＦと略称する）ＩＩＣよっ
てクロックパルスゲの１ビツトタイム（１周期）遅延で
れて回路各部へ供給づれると共に、ＤＦＦＩＢを介して
端子ＩＣＯから第２受信部ＲＣＩへ出力される。端子Ｃ
ＫＩはクロックパルスゲが供給プれる端子であり、この
クロックパルスｇｈ回路各部へ印加される。また、端子
ＳＤＩは、送イぎ部ＴＭから出力これたビットシリアル
なデータ（識別コードＣＤおよび伝送データＩ）Ａ）が
供給されるデータ入力端子であり、このデータ入力端子
ＳＤＩへ供給されたデータは回路内部において後述する
処理が行われた後、データ出力端子ＳＤＯから第２受信
部［’１へ出力される。

符号２は９個のＤＦＦをシリーズ接続して構成したシフ
トレジスタであり、クロックパルス〆に基づいて内部の
データが順次シフトされる。なお、以下の説明において
は、９個のＤＦＦを各々図面左方のものから順に箱ｏＤ
ＦＦ−ｇ８Ｔ）ＦＦと称する。そして、第０ＤＦＦの出
力はデータＳＦＯとして回路各部へ供給これ、また、第
１ＤＦＦ〜第８ＤＦＦの出力が８ビツトのレジスタ３，
４の各入力端へ供給される。レジスタ３，４は各々、そ
のロード端子ＬＤへ信号ＤＹ３．ＤＹ２が供給された時
入力端のデータを読込み、データ利用回路５へ出力する
。ＤＦＦ６は、信号ＤＹ３（”１”信号）を１ピツトタ
イム遅延させてデータ利用回路５へ出力する。データ利
用回路５は、ＤＦＦ６から″１″信号が出力された時レ
ジスタ３，４内のデータを読込み、内部のメモリに記憶
プせ、またこの記憶させたデータに基づいて各地の処理
を行う。

レジスタ８は、クロックパルスゲに基づいてデータＳＦ
Ｏを読込む１ピツトのレジスタであり、読込まれたデー
タはセレクタ９の入力端子Ｂへ供給される。すなわち、
データＳＦＯけこのレジスタ８によって１ビツトタイム
遅延されてセレクタ９へ供給される。また、このレジス
タ８はロード端子ＬＯへ″１″信号が供給された場合に
上述したデータ読込み動作を行い、ロード端子ＬＤへ″
′０′信号が供給された場合は読込み動作を行わない。

また、このレジスタ８は、そのクリア端子ＣＬへ″１″
信号が供給された場合にクリアされる。セレクタ９１ｆ
、そのセレクト端子ＳＡへ″１″信号が供給された場合
に、入力端子Ａのデータを選択して出力し、”Ｏ１″信
号が供給された場合は入力端子Ｂのデータを選択して出
力する。

ビットカウンタ１０は、シフトレジスタ２に読込まれた
データのビット数をカウントするための４ビツトのカウ
ンタであり、そのクロック端子ｑ（へ供給されるクロッ
クパルスゲをアップカウントする。このビットカウンタ
１０のプリセット入力端ＩＢｏＮｐＨへＨ”１００１”
（１０進数「９」）が供給されており、電源投入時にお
いてロード端子ＬＤへイニシャルクリア信号ＩＣが供給
これると、このデータ「９」がプリセットばれる。また
このビットカウンタ１０は、そのエネーブル端子ＥＮへ
″１″信号が供給された場合にカウント動作を行い、″
Ｄ′″信号が供給された時はカウント動作を行わない。

バイトカウンタ１１け、シフトレジスタ２に読込まれた
データが１データブロツクＴ）Ｂの何バイト目のデータ
であるかを検出するための２ピツトのカウンタであり、
そのエネーブル端子ＥＮへ”１″信号が供給はれた時ク
ロックパルスゲをアップカウントし、また、そのロード
端子ＬＤへイニシャル２０７１５号ＩＣが供給された時
、プリセット入力端ｐ０．Ｐ、へ供給でれているデータ
″１１″（１０進数「３」）がプリセットされる。

次に、第４図に示す第１受信部ＲＣＯの動作を第５図に
示すタイミング図を参照して説明する。

まず、電源が投入づれると、送信部ＴＭ（第１囚）から
イニシャルクリア信号ＩＣが出力はれ、第４図の端子Ｉ
ＣＩへ供給される。これにより、ビットカウンタ１０お
よびバイトカウンタ１１に各々データ「９」および「３
」がプリセットされ、またＤＦＦ１２がクリアづれ、ま
た、イニシャルクリア信号ＩＣがオアゲート１３を介し
てレジスタ８のクリア端子ＣＬへ供給されることから、
レジスタ８がクリアされる。ビットカウンタＩＯＫデー
タ「９」がプリセットばれると、同カウンタ１０の出力
端子Ｏ８および０．から″１′°信号が出力され、した
がってアンドゲート１５から１”１３号が出力される。

これにより、インバータ１６から″０″信号が出力され
、ビットカウンタ１０のカラン）Ｍ作がカウント値「９
」の状態で停止し、また、アンドゲート１７が動作可能
になる。

次に、送信部ＴＭがデータ出力端子ＳＤＴから、クロッ
クパルスｙ５Ｂｘｓ図（イ））に同期してデータ（識別
コードＣＤおよび伝送データＤＡ）を順次出力すると、
このデータがデータ入力端子ＳＤＩを介してシフトレジ
スタ２０入力端へ供給づれ、同レジスタ２内に順次読込
まれ、また、同レジスタ２０８ｇ０ＤＦＦからデータＳ
ＦＯ（第５Ｌ聞（ロ）参照）として順次出力される。識
別コードＣＤのローバイト（ビットＣｏ−Ｃ７）に付】
ノロされたスタートビット”０”がデータＳＦＯとして
出力されると、インバータ１９の出力（４５図（ハ））
が１″１Ｍ号に立上り、したがってアンドゲート１７の
出力（第５図に））が１”１ｄ号となり、この”１”信
号がビットカウンタ１０のクリア端子ＣＬ、バイトカウ
ンタ１１のエネーブル端子ＥＮおよびアンドゲート２０
の第１入力端へ供給づれる。ビットカウンタ１０のクリ
ア端子ＣＬへ″１″伯号が供給されると、次のクロック
パルスｌの立上りにおいて四カウンタ１０がクリアさｉ
Ｌ１アンドゲート１５の出力（第５図（ホ））が０′１
５号となる。

これにより、アンドゲート１７の出力が０″１８号とな
る。すなわち、アンドゲート１７の出力は、第５図に）
に示すようにクロックパルスｙの１ビツトタイムの間”
１”信号となる。また、アンドゲート１５の出力がＯ″
１Ｈ号になると、ビットカウンタ１０のエネーブル端子
ＥＮへ１″（ｍ　号カ倶給づれ、したがって、以後ビッ
トカウンタ１０がクロックパルス戸のアップカウントを
行う。第５図（へ）にビットカウンタ１０のカウント値
の変化を示す。また、アンドゲート１７から出力された
″１′′信号がバイトカウンタ１１のエネーフ＃ｆｆＡ
ｌ子ＥＮへ供給されると、バイトカウンタ】１プ５力ウ
ント動作可能状態となり、次のクロックパルス戸の立上
りでアップカウントする。これにより、バイトカウンタ
１１のカウント値が篤５図（ト）に示すように「０」と
なる。また、アンドゲート１７から出力された０１”信
号がアンドゲート２０へ供給されると、この時点でバイ
トカウンタ１１のカウント値が「３」にあり、その出力
端子０゜。

０１から各々″１″信号が出力されていることから、ア
ンドゲート２０から″１′″信号が出力され、オアゲー
ト１３を介してレジスタ８のクリア端子ＣＬへ印加され
る。

以後、識別コードＣＤのローバイト（ビットＣ０〜Ｃ７
）が順次シフトレジスタ２に読込まれる。

そして、ビットＣ７が第ｏＤＦＦに読込まれ左、ｌ！存
点でビットカウンタ１０のカウント値が０１１１″（ｒ
７Ｊ　）となり、アンドゲート２１の出力（＊５図（ホ
））が１′″信号となる。しかし、この時点でアントゲ
−）２２，２３け共に閉状態にあり、したがって上記”
１”信号は回路動作に影響を与えない。次に、シフトレ
ジスタ２の第０ＤＦＦにストップビット″１″が読込ま
れ、次いでスタートビット“０″が読込まれると、再び
アンドゲート１７の出力が１′″信号に立上る。これＫ
より、前述した場合と同様にビットカウンタ１０がクリ
アされ、また、バイトカウンタ１１のカウントアツプが
行われ、そのカウント値が「１」となる（第５図（ト）
参照）。なおこの時、アンドゲート２０は閉状！２にあ
り、したがって、同アントゲ−）２０から”１′＃信号
が出力されることはない。

以後、識別コードＣＤのハイパイト（Ｃ８〜Ｃ１５）が
シフトレジスタ２に順次読込まれる。

そして、ビットＣ１５（すなわち、識別コート０のＭＳ
Ｂｌがシフトレジスタ２０ｍ０ＤＦＦＫ読込まれた時点
でビットカウンタ１００カウント値が再び「７」となり
、アンドゲート２１からＮ１″信号が出力される（第５
図（イ）参照）。このＮ１″信号はアンドゲート２２の
第４入力端およびＤＦＦ２５の入力端へ供給される。上
記“１”信号がアンドゲート２２へ供給された時点で、
アンドゲート２２の第１入力端へは識別コードＣＤのビ
ットＣ１５（Ｃ１５（が供給されており、また、第２、
第３入力端へは各々バイトカウンタ１１の出力端子０゜
のデータ″１″、および出力端子ｏ１のデータ”０″を
インバータ２６によって反転したデータ″１″が供給さ
れている。したがって、識別コードＣＤのビットＣ１５
が′１″の場合は、アンドゲート２２からＮ１″信号が
出力され、一方ビットＣ１５が＋０１の場合はアンドゲ
ート２２から１０′信号が出力される。すなわち、アン
トゲ−）２２ｆｉａ別コードＣＤのビットＣ１５がＮ１
″かＮ０″かを検出するためのゲートである。

なお、以下、上記ピッ）Ｃ１５がＮ１″であったとして
説明を行う。アンドゲート２２からＮ１”信号が出力さ
れ（第５図（す）参照）、オアゲート２７を介してＤＦ
ＦＩ２へ供給されると、ＤＦＦＩ２の出力（第５図体）
）が１′″信号に立上る。この１Ｎ１″信号は、アンド
ゲート２８、オアゲート２７を介してＤＦＦＩ２の入力
端へ供給され、以後、ＤＦＦＩ　２内に循環保持される
と共に１′アンドゲート２３へ供給される。なお、ＤＦ
ＦＩ２の出力信号′″１″は、伝送データＤＡをレジス
タ３および４内に読込むことを指示するための信号であ
る。

一方、アントゲ−）２１から出力されたＮ１１１信号が
Ｔ）ＦＦ２５へ供給されると、このＮ１″信号が１ビツ
トタイム遅延されてＤＦＦ２５から出力され（第５図に
）参照）、アンドゲート２３の第１入力端へ供給される
。この時、アンドゲート２３の第２入力端へはＤＦＦＩ
２の出力″１１″が供給されており、したがって、ＤＦ
Ｆ２５から出力された１′″信号がアンドゲート２３を
介してデコーダ３０のエネーブル端子ＥＮへ供給ばれる
。デコーダ３０は上記エネーブル端子ＥＮへＮ１１″信
給されるバイトカウンタ１１のカウント出力をデコード
し、その結果を出力端子Ｙ０〜Ｙ，から出力する。この
時点でバイトカウンタ１１のカウント出力は「１」であ
り、したがって、アンドゲート２３を介してエネーブル
端子ＥＮへ１１″信号が供給されると、出力端子Ｙ，か
らＮ１″信号が出力される。なお、この出力端子Ｙ，Ｈ
配線されておらず、したがって、出力端子Ｙ，から出力
されたＮ１″信号は回路動作に影響を与えない。

このように１シフトレジスタ２のｍ０ＤＦＦに１別コー
ドＣＤのビットＣ’１５が読込まれると、このビットＣ
Ｉ５めげ１″かＩＩＯ″かがアンドゲート２２によって
判断され、１１１′の場合にのみＤＦＦＩ２のセットが
行われる。

次に，シフトレジスタ２の第０ＤＦＦＫストツプピツ）
　−　Ｉ　ｍが読込まれ（第５図←）参照）、次いでス
タートビット″０″が読込まれると、この時点で再びア
ントゲ−）１７からＮ１”信号が出力される。これＫよ
り、ビットカウンタ１０がクリアされ、またバイトカウ
ンタ１１のカウント値が「２」となる（第５図（ト）参
照）。次いで、伝送データＤＡのビットＤＯＮＤ６が順
次シフトレジスタ２に読込まれる。次に、伝送データＤ
ＡのビットＤ７がシフトレジスタ２のＭ　ｏ　Ｄ　Ｆ、
　Ｆ　ｒｔｃ読込まれると、この時点でビットカウンタ
１０のカウント値が「７」となることから、アンドゲー
ト２１から″′１″信号が出力される。この″１″信号
はＤＦＦ２５によって１ビツトタイム遅延されてアンド
ゲート２３の第１入力端へ供給される。すなわち、ＤＦ
Ｆ２５から″′１″信号が出力されるのは、第５図に）
に示すようにビットカウンタ１ｏのカウント値が「８」
の時であり、この時点でシフトレジスタ２の第１　Ｄ　
Ｆ’　Ｆ、′〜第８ＤＦＦに伝送データＤＡのピッ）Ｄ
ｏ−Ｄ７が読込まれている。

そして、ＤＦＦ２５から出力された１”信号は、この時
点でＤＦＦ１２に１″がセットされていることから、ア
ンドゲート２３を通してデコーダ３０のエネーブル端子
ＥＮへ供給される。この時デコーダ３０の入力端子Ａ、
Ｂへはバイトカウンタ１１のカウント出力「２」が供給
づれており、したがって、エネーブル端子ＥＮへ″１″
信号が供給されると、デコーダ３０の出力端子Ｙ、から
″１″信号が出力される。この１”信号は信号ＤＹ２（
第５図（’７）　）としてレジスタ４のロード端子ＬＤ
へ供給これ、これにより、シフトレジスタ２の第１　Ｄ
　Ｆ　ＦＮ第８　Ｄ　Ｆ　Ｆに読込まれている伝送デー
タＤＡのビットＤＯ〜Ｄ７がレジスタ４に読込まれる。

次忙、伝送データＤＡのビットＤ８〜Ｄ１５に付加され
たスタートビット″０″がシフトレジスタ２０ｉ０ＤＦ
ＦＫ読込まれると、前述した場合と同様にビットカウン
タ１０がクリアされ、また、バイトカウンタ１１のカウ
ント値が「５」となる。

次いで、伝送データＤＡのピッ）Ｄ８〜Ｄ１４がシフト
レジスタ２に、Ｉ！１ｉ次読込まれ、そして、ビットＤ
１５が＠ｏＤＦＦに読込まれると、ビットカウンタ１０
のカウント値が「７」となり、アンドゲート２１から再
び′１”信号が出力される。次いでシフトレジスタ２の
第１ＤＦＦ　Ｎ第８ＤＦＦに伝送データＤＡのビットＤ
８〜Ｄ１５が読込まれた時点でＤＦＦ２５から″１″信
号が出力はれ、アンドゲート２３を介してデコーダ３０
のエネーブル端子ＥＮへ供給される。この時、デコーダ
３０の入力端子Ａ、Ｂへはバイトカウンタ１１のカウン
ト出力「３」が供給されている。したがって、エネーブ
ル端子ＥＮへ１”信号が供給されると、デコーダ３０の
出力端子Ｙ３から１”信号が出力され、この″１″信号
が信号ＤＹ３　（第５図＠）としてレジスタ３のロード
端子ＬＤへ供給される。

これＫより、シフトレジスタ２の第１ＤＦＦＮｉ８ＤＦ
ＦＫ読込まれている伝送データＤＡのビットＤ８〜Ｄ１
５がレジスタ３に読込まれる。また、信号ＤＹ３はＤＦ
Ｆ６によって１ビツトタイム遅延でれてデータ利用回路
５へ供給される。データ利用回路５は、このＤＦＦ６の
出力に基づいてレジスタ３，４に各々伝送データＤＡが
読込まれたことを検知し、レジスタ３，４内の伝送デー
タＤＡを内部のメモリに書込む。一方、信号ＤＹ３はイ
ンバータ３１に、よって反転され（″′０″信号とばれ
）、アンドゲート２８へ供給享れる。これにより、アン
ドゲート２８から６０”信号が出力ばれ、オアゲート２
７を介してＤＦＦ１２の入力端へ供給これ、これにより
ＤＦＦ１２がリセットされる（第５図体）参照）。

以上が、第４図に示す受信部ＲＣＯのデータ利用回路５
に伝送データＤＡが取込まれる過程である。上述したよ
うに、伝送データＤＡｆｌ、識別コードＣＤのＭＳＢが
′１″の時データ利用回路５内に取込まれる。識別コー
ドＣＤのＭＳＢが加”の時はＤＦＦ１２がセットされず
、したがって勿論伝送データＤＡの取込みは行われない
。

他方、上述した受信部ＲＣＯＩ−１．データ入力端子Ｓ
ＤＩへ供給された識別コードＣＤを１ビツトシフトとし
て新たな識別コードＣＤとし、この新たな識別コードＣ
Ｄを伝送データＤＡと共にデータ出力端子ＳＤＯから次
の受信部ＲＣ１へ出力する。以下、この過程を第５図を
参照して昨明する。

なお、見やすいように第５図（ロ）と同一のデータを第
５図（判に再度示す。

前述したように、データ入力端子ＳＤＩへ供給されたデ
ータは、シフトレジスタ２の第０ＤＦＦによって１ビツ
トタイム遅延され、同第０ＤＦＦからデータＳＦＯとし
て順次出力される。まず、識別コードＣＤのローバイト
に付加づれたスタートビット″０”がデータＳＦＯとし
て出力でれると、前述したよう圧アンドゲート１７から
１”信号が出力たれ、アントゲ−）２０の第１入力端へ
供給される。これにより、アンドゲート２０から”１″
信号が出力ばれ、レジスタ８がクリアばれる。他方、こ
の時点においてビットカウンタ１０のカウント値は「９
」であり、その出力端子Ｏ８から″′１″１″出力され
ている。したがって、オアゲート３３の出力（第５図（
：／）　）　ｆｌ“１”であり、セレクタ９はその入力
端子Ａを選択している。

すなわち、データＳＦＯとしてスタートビット″０″が
出力づれると、この″０″信号がセレクタ９から出力さ
れる。第５図（ロ）にセレクタ９の出力を示す。なおこ
の時点において、インＩ（−夕３４の出力（第５図（ロ
））は”０”であり、レジスタ８はデータ読込み禁と状
態にある。

次に、データＳＦＯとしてビットＣＯが出力これた時点
において、ビットカウンタ１０がクリアジれ、その出力
端子Ｏ８から０”信号が出力される。この時、オアゲー
ト３３の再２入力端へ供給されているバイトカウンタ１
１の出力端子ＯＩの信号は”０″であり、したがってオ
アゲート３３から″０″信号が出力され、セレクタ９が
その入力端子Ｂを選択する。この時、レジスタ８は前述
したアンドゲート２０の出力によってリセットされた状
態にあり、その出力は′０″である。したがって、デー
タＳＦＯとしてビットＣＯが出力されたタイミングにお
いて、セレクタ９からハ″０″が出力される（第５図（
財）参照）。他方、ビットＣＯが出力された時点におい
てインバータ３４の出力（第５図（ロ））が″１″信号
に立上る。したがって、以後レジスタ８はデータ読込み
可能状態となり、クロックパルスｌＫ基づいてデータＳ
ＦＯを読込み、セレクタ９の入力端子Ｂへ供給する。第
５図（イ）にレジスタ８の出力を示す。

次に、データＳＦＯとしてビットＣ】〜Ｃ７が順次出力
されるタイミングにおいては、ビットカラ／り１０の出
力端子Ｏ８から″０″信号が出力ばれ、したがってオア
ゲート３３から″０″信号が出力され、セレクタ９がそ
の入力端子Ｂを選択する。この結果、レジスタ８の出力
（ビットＣＯ〜Ｃ６）がセレクタ９から順次出力ばれる
。次に１データＳＦＯとしてストップビット″１″が出
力された時点で、ビットカウンタ１０のカウント値が「
８」となり、その出力端子０．から”１″信号が出力は
れる。これＫより、オアゲート３３の出力が１ｎとなり
、セレクタ９がその入力端千人を選択する。すなわち、
データＳＦＯとしてストップビット″′１″が出力され
ると、このストップビットＩ＋　１　′１がセレクタ９
から出力ばれる。一方、上述したビットカウンタ１０の
出力端子０゜から″１″信号が出力されると、インＩく
一夕３４の出力が′θ″となり、レジスタ８が読込み禁
止状態となる。この時点でレジスタ８にはピッＰが読込
まれており、したがって、以後レジスタ８にこのビット
Ｃ７が保持される。

次に、データＳＦＯとしてスタートビット″Ｏ″が出力
−れると、この時点でオアゲート３３の出力が１″イぎ
号にあることから、このスタートピッ）”Ｏ”がセレク
タ９から出力される。次に、データＳＦＯとしてピッ）
Ｃ８が出力された時点でビットカウンタ１０がクリアさ
れ、したがってオアゲート３３の出力が０”信号に戻る
。この結果、データＳＦＯとしてビットＣ８が出力され
たタイミングにおいてレジスタ８内のビットＣ７がセレ
クタ９から出力される。また、この時点でインバータ３
４の出力が″１″信号に立上り、したがって、以後ビッ
トＣ８，Ｃ９・・・・・・がレジスタ８に順次読込まれ
る。

次に、データＳＦＯとしてビット０９〜Ｃ１５が順次出
力されるタイミングにおいては、オアゲート３３の出力
が０”信号にあり、レジスタ８から出力されるビットＣ
８〜Ｃ１４が順次セレクタ９から出力される。次いで、
データＳＦＱとしてストップビット″１”、スタートビ
ット″０″が順次出力されるタイミングにおいては、オ
アゲート３３の出力が１″となシ、シたがって、これら
のデータ″１”、”Ｏ″がセレクタ９から鴨次出力され
る。次に、データＳＦＯとして伝送デ−タｒ）Ａのビッ
トＤＯが出力された時点で、バイトカウンタ１１０カウ
ント値が「２」となり、したがってバイトカウンタ１１
の出力端子Ｏ８から″１″信号が出力される。この出力
端子ＯＩの信号は、バイトカウンタ１１のカウント値が
「６」になった時も１”信号を続ける。この結果、オア
ゲート３３の出力はデータＳＦＯとしてビットＤＯが出
力これた時点以降連続的に（次にバイトカウンタ１１が
リセットはれる曾て）１”（８号を続け、これにより、
以後セレクタ９からデータＳＦＯが順次連続して出力さ
れる。

このように、第５図（ヨ）に示すデータＳＦ’０がシフ
トレジスタ２の第０ＤＦＦから順次出力ζノしると、セ
レクタ９の出力端から第５図（ツ）に示すデータが順次
出力ばれる。すなわち、；職別コードＣＤのビットＣ０
ＮＣｌ３が各々１ピットＭＳＢ万同へシフトされ、’ｏ
、ｃｏ、・・・・・・、０６′が新たな識別コードＣＤ
のローバイトとなってその前後にスタートビット°°０
″、ストップビット″１″が付加され、また”Ｃ７，・
・・・・・、に１４’が新たな識別コードＣＤのハイバ
イトとなってその前後にスタートビット″０″、ストッ
プビット１１″が付加され、これに第０ＤＦＦから出力
された伝送データＤＡが加えられてセレクタ９から出力
される。そして、このセレクタ９から出力でれたデータ
がＤＦＦ３６によって１ビツトタイム遅延されてデータ
出力端子ＳＤＯから次の受信部ＲＣＩへ供給される。

以上が第１受信部ＲＣＯの詳細である。第２受信邪ＲＣ
Ｉ〜第１Ｇ受信部ＲＣ’１５の構成も上述した第１受信
部ＲＣＯの構成と全く同じであり、したがってその動作
も全く同じである。すなわち、前段の受信部ＲＣから供
給された識別コードＣＤを１ビツトシフトして伝送デー
タＤＡと共に後段の受信部ＲＣへ送り、また、前段の受
信部ＲＣから供給された識別コードＣＤのＭＳＢ（識別
コードＣＤのハイバイトの最高位ビット）が１″の場合
に１その識別コードＣＤと共に伝送された伝送データＤ
Ａを内部のデータ利用回路に取込む。

以上の構成により、送信部ＴＭが例えば“′１０・・・
・・・０″（１６ビツト）なる識別コードＣＤを伝送デ
ータＤＡと共に出力した場合は、その伝送データＤＡが
第１受信Ｍｕ　Ｉｔ　ＣＯに取込１れ、例えば０・・・
・・・０１”なる職別コードＣＤを出力した場合は、伝
送データＤＡがｍ１６受侶部ＲＣ１５に取込まれる。ま
た、送信部ＴＭが例えば”１０１０１０・・・・・・０
”なる職別コードＣＤを出力した場合は、伝送データＤ
Ａが第１、第６、第５受信部ＲＣＯ，ＲＣ２、ＲＣ４に
各々取込まれ、送信部ＴＭが１・・・・・・・・・１″
（Ａｇｅ”１”）なる識別コードＣＤを出力した場合は
、伝送データＴＥＡが全部の受イｇ部ＲＣＯ−ＲＣ１５
に各々取込まれる。

なお、上述した実施例においては、識別コードＣＤのロ
ーバイト、ハイバイト、伝送データＴ）Ａのローバイト
、ハイバイトを連続して出力するものとしたが、上記実
施例はデータ送佃部ＴＭがデータ（識別コードＣＤを含
む）を出力していない場合に１常時″１′信号を連続し
て出力するようＫなっているので、各バイトを時間間隔
を置いて発送しても誤動作を起こすことは全くない。

また、上述の実施例においては、各受信部ＲＣ（ＲＣＯ
−ＲＣＩ　５　）が伝送データＤＡの取り込みを識別コ
ードＣＤの最上位ビットＣＤ１５の内容を判別して行な
うよう圧したが、識別コードＣＤのいずれのビットの内
容を判別して行なうようにしてもよい。また、各受信部
ＲＣＫおける識別コードＣＤのシフト方向は、実施例の
ように上位ビット側に限らず、下位ビット側でもよい。

この場合、シフト量も１ビツトに限らない。

〔発明の効果〕

以上説明したように１この発明によれば予め各受信部に
各々識別コードを設定しておくことなく、しかも複数の
直列接続された受信部の各々へ個別にデータを伝送する
たとができる。この結果、識別コード設定用のスイッチ
を設ける必要がなく、したがって構成が簡単になると共
に配線の手間も省くことができ、また、人手による識別
コード設定操作を必要としないことから、設定操作ミス
の発生も防ぐことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例忙よるシリアルデータ伝送
システムの全体構成を示すブロック図、第２図は同実施
例において用いられる識別コードＣＤおよび伝送データ
ＤＡのフォーマットの一例を示す図、第３図はスタート
ビットおよびストップビットを説明するための図、第４
図は第１図における受信部ＲＣＯの構成例を示すブロッ
ク図、第５図は第４図に示す回路の動作を説明するだめ
のタイミング図である。ＴＭ・・・・・・送信部、ＲＣＯ〜ＲＣ１５・・・・・
・受信部、ＣＤ・・・・・・識別コード、ＤＡ・・・・
・・伝送データ、３゜４・・・・・・レジスタ、８・・
・・・・レジスタ、９・・・・・・セレクタ、１０・・
・・・・ビットカウンタ、１１・・・・・・バイトカウ
ンタ。

Claims

【特許請求の範囲】

送信部に複数の受信部を直列接続し、前記送信部から前
記複数の受信部の各々へ個別にデータを伝送するシリア
ルデータ伝送方法において、前記送信部は伝送すべきデ
ータに、伝送先の受信部に対応する識別コードを付して
送出し、前記各受信部は、前記送信部または前段の受信
部から供給された前記識別コードをシフトして前記デー
タと共に後段の受信部へ出力し、また、前記識別コード
が予め全受信部共通に決められている特定コードの場合
に前記データを内部の記憶部に書込むことを特徴とする
シリアルデータ伝送方法。