JPS6177431A - Analog digital converter for x-ray ct equipment - Google Patents

Abstract

PURPOSE:To decrease the number of effective bits of a digital output by comparing a polygonal ramp voltage with an input voltage and shifting down the content of count based on the weight of a constant electric current source at each switching of the polygonal line voltage for count. CONSTITUTION:A polygonal ramp voltage having a gradient in response to constant current source is generated from an integration device comprised of the constant current source i0, 4i0, 16i0 limited with a prescribed accuracy, a switch group switching sequentially them, an operational amplifier OP and a capacitor C. The ramp voltage and input voltages V1-Vn are compared with each other by comparators C1-Cn. A counter K counts a clock CLK to generate a digital value corresponding to the ramp voltage, and when the input voltages V1-Vn are coincident with the ramp voltage at the comparators C1-Cn, the content of the counter K is set to registers R1-Rn. In switching the polygonal line voltage, the content of the counter K is shifted down by using a shift signal SFT based on the weight of the constant current source, inputted to the registers R1-Rn to decrease the total number of bits.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、Ｘ線ＣＴ装置等のように多数の検出器出力デ
ータを収集する必要のある装置に好適なアナログディジ
タル変換器（以下、ＡＤ変換器と呼ぶ）に関する。Detailed Description of the Invention [Field of Application of the Invention] The present invention relates to an analog-to-digital converter (hereinafter referred to as AD converter) suitable for equipment that needs to collect a large number of detector output data, such as an X-ray CT device. related to vessels).

〔発明の背景〕[Background of the invention]

Ｘ線ＣＴ装置等の多チヤンネルデータ収集回路どして、
積分方式Ａ　Ｉ）変換器を使用する方法がある。一つの
ランプ電圧発生器を全チャンネルが共有し、各チャンネ
ルの入力電圧と比較を行なうことにより、計数を行ない
ディジタル出力として取出す、このランプ電圧発生器と
して、直線や折線を用いる方法がある（特願昭５８−８
５７５７）　、　　直線に用いたときのディジタル出力
は、全ビットが有効に使用されているが、折線を用いた
ときのデイジタル出力は、全ビットが有効に使用されて
いない、このため、多チヤンネルデータ収集回路の演算
処理に当たって、無駄な配線や無駄な転送や無駄な演算
を生じるという欠点があった６〔発明の目的〕 本発明の目的は、折線を用いたランプ電圧発生器による
積分方式ＡＤ変換器において、ディジタル出力の有効ビ
ット数を少なくする方式および回路を提供することにあ
る。Multi-channel data acquisition circuits such as X-ray CT equipment, etc.
Integral method A I) There is a method using a converter. One lamp voltage generator is shared by all channels, and the input voltage of each channel is compared to perform counting and output as a digital output.There is a method of using a straight line or a broken line as this lamp voltage generator. Gansho 58-8
5757), When using a straight line, all bits are effectively used for digital output, but when using a broken line, all bits are not used effectively.For this reason, multi-channel data The arithmetic processing of the acquisition circuit has the disadvantage of causing unnecessary wiring, unnecessary transfer, and unnecessary calculations.6 [Object of the Invention] The object of the present invention is to perform integral AD conversion using a ramp voltage generator using a broken line. An object of the present invention is to provide a method and a circuit for reducing the number of effective bits of digital output in a device.

〔発明の概要〕[Summary of the invention]

本発明は、多チヤンネルデータ収集回路用の積分方式Ａ
Ｄ変換器において、ディジタル出力を指数部の長さが可
変であるデータ長独立実数値表現法により表現すること
により、全チャンネルの出力ビットの総数を著しく減少
させて、データ収集回路の演算処理を効率よく行なえる
ようにしたものである。The present invention provides an integral method A for multi-channel data acquisition circuits.
In the D converter, by expressing the digital output using a data length-independent real value representation method in which the length of the exponent part is variable, the total number of output bits of all channels can be significantly reduced, and the arithmetic processing of the data acquisition circuit can be simplified. It is designed to be done efficiently.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の一実施例を第１図と第２図により説明す
る。第１図は１本発明を説明するための回路ブロック図
、第２図は、第１図のｙの波形を示す、スイッチＳＯを
閉じると、ランプ電圧ｖ０は、Ｏｖにリセットされる０
時刻ｔ０で、スイッチＳ１を時刻ｔ、まで閉じる。ラン
プ電圧ｙは、積分回路（ＯＦとＣ）により、電流値１０
に比例した勾配で上♂する。このとき、同時にゲート信
号（Ｇ）は′１”レベルになるので、カウンタには、ク
ロック（ＣＬＫ）により計数を開始する。An embodiment of the present invention will be described below with reference to FIGS. 1 and 2. FIG. 1 is a circuit block diagram for explaining the present invention. FIG. 2 shows the waveform of y in FIG. 1. When the switch SO is closed, the lamp voltage v0 is reset to Ov.
At time t0, switch S1 is closed until time t. The lamp voltage y is set to a current value of 10 by an integrating circuit (OF and C).
It rises at a slope proportional to . At this time, since the gate signal (G) becomes ``1'' level at the same time, the counter starts counting by the clock (CLK).

カウンタにの出力は、ランプ電圧の値に対応したディジ
タル値を発生する。各チャンネルの入力電圧Ｖ１１Ｖ２
１・・・、■、とランプ電圧が一致した時点で、比較器
Ｃ１の手段によりカウンタにの内容が、レジスタ群し工
、Ｌ９．・・・、Ｌ、にセットされるようになっている
。時刻ｔ１で、スイッチＳ２を開き、スイッチ５２を時
刻ｔ、まで閉じる。ランプ電圧ｙは、電流値４１．に比
例した勾配で上昇する０時刻し、で、シフト信号（ＳＦ
Ｔ）により、電流源１０と４１０の重みの違いだけ、カ
ウンタに１をシフトダウンさせる０例えば、１０が１　
／　２１’　（７）　１１１　ｈ　ｔｉ：　持チ、４　
ｉｏ　カＬ　／　２　”　（７）　重ミを持つとき、カ
ウンタには、両者の比である１／２２即ち２ビツトだけ
シフトダウンさせる。さらに、時刻ｔ２から時刻ｔ、ま
でスイッチＳ２を開き、スイッチＳ３を閉じると、ｙは
電流源１６１０に比例した勾配で上昇する。時刻ｔ２で
、シフト信号（ＳＦＴ）により、ｆｔ流源４ｉ、　と１
６１゜の重みの違いだけ、カウンタＫをシフトダウンさ
せる。The output to the counter produces a digital value corresponding to the value of the lamp voltage. Input voltage of each channel V11V2
1 . ..., L, is set. At time t1, switch S2 is opened and switch 52 is closed until time t. The lamp voltage y is the current value 41. At time 0, the shift signal (SF
T) causes the counter to shift down by 1 by the difference in weight between current sources 10 and 410. For example, 10 changes to 1.
/ 21' (7) 111 h ti: Mochichi, 4
io power L/2'' (7) When the counter has a heavy signal, the counter is shifted down by 1/22, that is, 2 bits, which is the ratio between the two.Furthermore, the switch S2 is opened from time t2 to time t, and the switch is When S3 is closed, y rises with a slope proportional to the current source 1610. At time t2, the shift signal (SFT) causes the ft current source 4i, and 1
The counter K is shifted down by the weight difference of 61 degrees.

第３図は、本発明によるＸ線ＣＴ用ディジタル出力の表
現を説明したものである。同図（ａ）は、従来例を示し
、同図（ｂ）は、本発明によるデータ表現を示す。同図
（ａ）のＩ、ＩＴ、ＩＩＩは、第２図の１．ＩＩ、ＩＩ
Ｉのディジタル出力の表現を示したものである。■は、
１８ビツト分解能を持っているが、高々、ｙのフルスケ
ールの１／１６までしか変化しない、■は、１６ビツト
分解能を持っているが、高々、ｙのフルスケールの１／
４までしか変化しない、■は、１４ビツト分解能を持っ
ているが、ｙのフルスケールまで変化する。これらのこ
とは、第１図の電流源が、１０の場合、１８ビツト精度
を持ち、４ｉｎの場合、１６ビツト精度を持ち、１６１
１１　の場合、１４ビツト精度を持つこと、さらにカウ
ンタのクロック（ＣＬ　Ｋ）は、等間隔で計数されるこ
とから容易に誘導することができる。同図（ａ）のハツ
チを施した部分は、使われない部分を示し、無駄なビッ
トであることを示す、無駄なビットは、合計１２ビツト
もある。FIG. 3 explains the representation of the digital output for X-ray CT according to the present invention. FIG. 4(a) shows a conventional example, and FIG. 1(b) shows data representation according to the present invention. I, IT, and III in FIG. 2(a) correspond to 1 in FIG. II, II
This figure shows the representation of the digital output of I. ■ is,
Although it has 18-bit resolution, it changes only up to 1/16 of the full scale of y.■ has 16-bit resolution, but changes only up to 1/16 of the full scale of y.
■, which changes only up to 4, has a 14-bit resolution, but changes up to the full scale of y. These things mean that if the current source in Fig. 1 is 10 inches, it has 18-bit precision, if it is 4 inches, it has 16-bit precision, and if it is 4 inches, it has 16-bit precision.
In the case of 11, it has 14-bit precision, and the clock (CLK) of the counter can be easily derived from the fact that the counter clock (CLK) is counted at equal intervals. The hatched portions in FIG. 2A are unused bits, and there are a total of 12 wasted bits.

同図（ｂ）において、０印の部分は、第２図のｙの各区
分（１，ＩＴ、ｍ）を区別するものである。In the same figure (b), the part marked 0 distinguishes each division (1, IT, m) of y in FIG.

各ビットは、“′ｏ１′と１１１１１の値しかとれない
ため、区分情報とデータ情報を区別できなくなる恐れが
ある。そこで、区分■のとき、０００＝００１と表し、
区分Ｈのとき、○ｏ＝０１と表わし、区分■のとき、○
＝１と表ねすことにする。Since each bit can only take the values ``'o1'' and 11111, there is a risk that it will not be possible to distinguish between classification information and data information.Therefore, in the case of classification ■, it is expressed as 000=001.
When class H, represent ○o=01, and when class ■, represent ○
Let us express it as =1.

こうすれば、先頭の１を見つけることにより、ｙの各区
分のどこに属するかを知ることができる。In this way, by finding the first 1, it is possible to know to which category y belongs.

このＯを決めるに当たって、ここでは、Ｏの連と１だけ
で表現したが、情報処理学会（１９８１，Ｎｏｖ）にお
ける浜田穂積によろパ二重指数分割に基づくデータ長独
立実数値表現法′°と題する文献で戟べられている二重
指数分割の手段を使えばｙの折線の数が増大しても、一
意的に表現が可能である。In determining this O, here we expressed it only by a series of O and 1, but Hozumi Hamada's data length-independent real number representation method based on double exponential partitioning in the Information Processing Society of Japan (1981, Nov) was used. Even if the number of y-broken lines increases, it is possible to express it uniquely by using the double exponential division method described in the cited document.

同図（ｂ）の各区分ｘ、ｎ、ｍは、同図（ａ）の各区分
ｉ、ｎ、ｍに対応している。同図（ｂ）のハツチを施し
た部分は、使われない部分を示し、無駄なビットである
ことを示す、（ｂ）によるデータ表現は、（ａ）に比べ
て破線で示したように１ビツト少なく、ビット数の減少
になる。The sections x, n, and m in FIG. 2B correspond to the sections i, n, and m in FIG. 2A. The hatched parts in (b) of the same figure indicate unused parts and are wasteful bits.Compared to (a), the data representation in (b) is 1 bit as shown by the broken line. There are fewer bits, resulting in a decrease in the number of bits.

第４図は、第３図の（ａ）から（ｂ）へ変換する回路で
ある。第５図は、第４図のタイミング図を示す０時刻七
〇で、ＬＯ，Ｄにより、レジスタＡに００１がセットさ
れる０時刻ｔ１で、レジスタＡを１ビツトずらしておき
、レジスタＡの下位１ビツトとレジスタＢの下位１ビツ
トを除くピットヘカウンタの内容をセットできるように
しておく。FIG. 4 shows a circuit for converting from (a) to (b) in FIG. FIG. 5 shows the timing diagram of FIG. 4. At time 0 70, register A is set to 001 by LO, D. At time t1, register A is shifted by 1 bit. The contents of the counter can be set to pits other than 1 bit and the lower 1 bit of register B.

時刻ｔ２で、レジスタＡをさらに１ビツトずらして、レ
ジスタＡの下位２ビツトとレジスタＢの下位２ビツトを
除くピットヘカウンタの内容をセットできるようにして
おく。時刻ｔよで変換動作が終了するので、レジスタＡ
とレジスタＢの内容を並べてバスへ送ることになる。At time t2, register A is further shifted by one bit so that the contents of the counter can be set to pits other than the lower two bits of register A and the lower two bits of register B. Since the conversion operation ends at time t, register A
and the contents of register B are arranged and sent to the bus.

以上の動作を全チャンネル同時に行なうことにより、Ａ
Ｄ変換が終了することになる。By performing the above operations simultaneously on all channels, A
The D conversion will be completed.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、折Ｍｃ電圧の精度が、１４・１６・１
８ビツトで表現される場合は、指数部３ビット、仮数部
１４ビツト、合計１７ビツトとなり、通常の１８ビツト
表現より１ビツト少なく、節約できる。折線電圧の精度
が、１４・１６・１８・２０ビツトで表現される場合は
、指数部４ビツト、仮数部１４ビット合計１８ビットと
なり、通常の２０ビツト表現より２ビツト少なく１節約
できる。以上の事を、第６図に示す、横軸を、折線電圧
の最高精度あるいはＡＤ変換器の分解能、縦軸を、節約
できたビット数で表わすと、同図に示す通りである。同
図は、チャンネル当りの節約量であり、Ｘ　Ｍ　ＣＴニ
おイテ、５１２チヤンネル、１０２４チヤンネルとチャ
ンネル数が増加すると１節約量も大きくなり、その効果
は大きい。According to the present invention, the accuracy of the folded Mc voltage is 14.16.1.
When expressed in 8 bits, the exponent part is 3 bits, the mantissa part is 14 bits, and the total is 17 bits, which is 1 bit less than the normal 18 bit expression, which can save money. When the precision of the polygonal voltage is expressed in 14, 16, 18, and 20 bits, the total becomes 18 bits, 4 bits for the exponent part and 14 bits for the mantissa part, which is 2 bits less than the usual 20-bit expression, which saves 1 bit. The above is shown in FIG. 6, where the horizontal axis represents the maximum precision of the line voltage or the resolution of the AD converter, and the vertical axis represents the number of saved bits. The figure shows the amount of savings per channel, and as the number of channels increases from XMCT to 512 channels to 1024 channels, the amount saved per channel increases, and the effect is large.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明を説明するためのブロック図、第２図は
第１図のｙの波形を示す図、第３図は本発明によるＸ線
ＣＴ用ディジタル出力の表現を説明する図、第４図は１
本発明の実施例を示す図。 第５１ｉｆＩは第４図のタイミング図、第６図は、本発
′ｆＪｌ　　　図 不　Ｚ　図 η　３　図 工 ￥；　４　　図 Ｒ３ ■　５　口 ｇＢFIG. 1 is a block diagram for explaining the present invention, FIG. 2 is a diagram showing the y waveform of FIG. 4 diagram is 1
FIG. 1 is a diagram showing an example of the present invention. 51ifI is the timing diagram of FIG. 4, and FIG. 6 is the original 'fJl'.

Claims (1)

【特許請求の範囲】 各チャンネルごとに、共通にデータを収集する積分方式
アナログディジタル変換器において、一定の精度に押え
られた複数個の定電流源とそれを順次切替えるスイッチ
群及び積分器とを備えた折線状のランプ電圧発生器と、 該ランプ電圧発生器からのランプ電圧と入力電圧を比較
する比較器群と、 折線電圧の切替り毎に計数の内容を該定電流源群の重み
に基づいてシフトダウンさせ、一定のクロックで計数を
行なう計数器と、 該比較器群の出力に伴なつて、入力電圧に対応した時点
で、計数器の内容をセットする第一のレジスタ群と、 折線電圧の各折線の識別を表わす第二のレジスタ群と、 第一のレジスタ群と第二のレジスタ群とを合成して両者
の合計ビット数を少なくする手段、から成り、各入力電
圧に対応したディジタル出力の表現ビット数を少なくし
たことを特徴とするＸ線ＣＴ用アナログディジタル変換
器。[Claims] In an integral type analog-to-digital converter that collects data in common for each channel, a plurality of constant current sources controlled to a certain precision, a group of switches and an integrator that sequentially switch the constant current sources are used. a linear lamp voltage generator, a comparator group that compares the lamp voltage from the lamp voltage generator with the input voltage, and a comparator group that compares the input voltage with the lamp voltage from the lamp voltage generator; a first register group that sets the contents of the counter at a time corresponding to the input voltage in accordance with the output of the comparator group; It consists of a second register group representing the identification of each broken line of the broken line voltage, and a means for combining the first register group and the second register group to reduce the total number of bits of both, corresponding to each input voltage. An analog-to-digital converter for X-ray CT, characterized in that the number of representation bits of digital output is reduced.