JPS6173347A - Semiconductor device - Google Patents

Abstract

PURPOSE:To improve the switching speed markedly, by disposing a conductor layer interposingly in an interlayer insulation layer while causing this conductor layer to float electrically. CONSTITUTION:A conductor layer 6 is disposed interposingly in an interlayer insulation layer 5. The layer 6 is composed of a metal and a silicide thereof or of a semiconductor. The insulation layer 5 having the layer 6 being interposed is separated into an upper portion 5a and a lower portion 5b, which are connected to each other with the conductor interposed therebetween. The layer 6 under this condition is electrically floating. That is, the layer 6 is not connected with any part of the Si substrate 1 and, further, since the layer 6 is not a wiring layer connected electrically with a semiconductor element 2, it is not connected electrically with a wiring layer 4. Accordingly, the upper portion 5a and the lower portion 5b are connected in series through the layer 6. As a result, the capacity of the layer 5 is decreased, thereby the switching sped can be improved.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置に関するものであり、さらに詳しく
述べるならば多層配線間の配線容量を少なくした半導体
集積回路により構成される半導体装置に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor device, and more specifically, it relates to a semiconductor device constituted by a semiconductor integrated circuit with reduced interconnect capacitance between multilayer interconnects. be.

（従来の技術） 半導体装置の製造技術において、ＬＳＩから超ＬＳＩあ
るいは超々ＬＳＩに集積度が増大するにしたがって半導
体素子間の配線が複雑となり多ζ配線が一般的に使用さ
れるようになってきた。また、半導体素子のスイッチン
グスピードを向上するための各種素子構造が提案されて
いるが、多層配線構造の半導体装置にあっては、素子の
スイッチングスピードを向上するよりも配線間容量を小
さくする手段の方が、装置全体のスイッチングスピード
増加を図れる場合がある。すなわち、近年の半導体素子
のスイッチングスピード向上の目標が１００ｐｓｅｃ以
下となると、この達成にかなシの困難が伴なう。一方上
記した集積度増大により配線が交差又は重なる部分が多
くなり配線間容量が大きくなると、配線間容量が無視で
きなくなるに至り、その減少如何によってはスイッチン
グスピードが顕著に速められるのである。(Prior art) In the manufacturing technology of semiconductor devices, as the degree of integration increases from LSI to very LSI or ultra-super LSI, the wiring between semiconductor elements has become complicated, and multi-ζ wiring has come to be commonly used. . In addition, various element structures have been proposed to improve the switching speed of semiconductor elements, but in semiconductor devices with multilayer wiring structures, it is more important to reduce the inter-wiring capacitance than to improve the switching speed of the element. In some cases, the switching speed of the entire device can be increased. That is, when the goal of improving the switching speed of semiconductor devices in recent years is 100 psec or less, it is difficult to achieve this goal. On the other hand, due to the above-mentioned increase in the degree of integration, the number of parts where the wirings intersect or overlap increases, and the capacitance between the wirings increases.The capacitance between the wirings can no longer be ignored, and depending on whether or not it is reduced, the switching speed can be significantly increased.

本出願人はＣＭＬ回路における配線容量と遅れ時間との
関係を調べるためにシミ、レーションを行なった。第８
図は周知のＣＭＬ回路を示している。The applicant conducted simulations to investigate the relationship between wiring capacitance and delay time in a CML circuit. 8th
The figure shows a known CML circuit.

かかるＣＭＬのＤとＥの配線を二層配線により構成し、
またトランジスタＱ１〜Ｑ、■遅れ時間（ｔｐａ）９８
．８ｐｓｅｃであるとの条件を設定し、配線容量（ＣＬ
）をＯ〜０．６ｐＦ’に変化させた場合の遅れ時間（ｔ
ｐ（１）をモデル式により計算した結果を次に示す・第
　　１　　表 第１我から分かるように、配線容量（ＣＬ）がＣＭＬの
遅れ時間に著しい影響を及ぼすのである。The D and E wirings of such CML are configured by two-layer wiring,
Also, transistors Q1 to Q, ■Delay time (tpa) 98
．． Setting the condition that it is 8 psec, the wiring capacitance (CL
) is changed from O to 0.6 pF', the delay time (t
The results of calculating p(1) using the model formula are shown below. As can be seen from Table 1, the wiring capacitance (CL) has a significant effect on the CML delay time.

このような配線間容量を少なくするには配線間の絶縁層
を厚くすればよいが、これに伴なってスルーホールが深
くなり、スルーホール部で断線が起こる危険が犬となり
て配線の信頼性に欠けるという問題が発生する。In order to reduce the capacitance between wires, it is possible to thicken the insulating layer between the wires, but as a result, the through holes become deeper, increasing the risk of wire breakage at the through hole and reducing the reliability of the wires. The problem arises that there is a lack of

（発明が解決しようとする問題点） 従来の半導体装置にあっては、集積度の向上とともに多
層配線の層数および面積が増大するために配線間容量が
増大し、スイッチングスピードが低下するという問題が
ある。(Problems to be Solved by the Invention) In conventional semiconductor devices, as the degree of integration increases, the number of layers and area of multilayer wiring increases, resulting in an increase in capacitance between wirings and a decrease in switching speed. There is.

（問題点を解決するための手段） 本発明は、多層配線を有する半導体装置において、配線
層を層間で絶縁する絶縁層中に介在させた導体層を、電
気的に浮遊状態にし且つ前記配線層と平面視的に重なる
ように配置したことを特徴とする。(Means for Solving the Problems) The present invention provides a semiconductor device having multilayer wiring, in which a conductor layer interposed in an insulating layer that insulates wiring layers is electrically floating, and the wiring layer It is characterized by being arranged so as to overlap in plan view.

（作用） 本発明により絶縁層に介在させた導体層は電気的に浮遊
状態としたためにその上下の絶縁体は導体を介して直列
に接続されることになる。この結果、絶縁層の容量は、
導体層が一層でちる場合は約１／２．導体層が二層であ
る場合は約１／３に減少する。仮に、導体層が浮遊状態
でなく接地されている場合はその上下の絶縁体は並列に
接続されていることになるので、絶縁層の容量は減少し
ない。(Function) According to the present invention, the conductor layer interposed in the insulating layer is electrically floating, so that the insulators above and below it are connected in series via the conductor. As a result, the capacitance of the insulating layer is
If the conductor layer is made of one layer, the thickness will be approximately 1/2. When the conductor layer is two layers, it decreases to about 1/3. If the conductor layer is not in a floating state but is grounded, the insulators above and below it are connected in parallel, so the capacitance of the insulating layer does not decrease.

（実施例） 以下、本発明の実施例を図面により説明する。(Example) Embodiments of the present invention will be described below with reference to the drawings.

第１図は二層配線構造の半導体装置に本発明を適用した
実施例を示す。但し、本発明は二層配線構造に限られる
ものでなく、三層以上の配線を有する半導体装置にも適
用できるものである。FIG. 1 shows an embodiment in which the present invention is applied to a semiconductor device having a two-layer wiring structure. However, the present invention is not limited to a two-layer wiring structure, but can also be applied to a semiconductor device having three or more layers of wiring.

第１図において、１はシリコンもしくは化合物半導体の
基板またはエピタキシャル層（以下、シリコン基板とい
う）である。２はシリコン基板１の表面に形成されたＭ
ＯＳ、バイポーラトランジスタ、　ＪＦＥＴ等の半導体
素子を概念的に示す。３および４はそれぞれ公知の第１
層および第２層配線層であって、アルミニウムなどの金
属より構成されている。５は層間絶縁物として公知のＰ
ＳＧ等より構成される絶縁層である。６は絶縁層５に介
在して配置された導体層であって、ＡＬ、Ｍｏ　、　Ｗ
、　Ｔ　ｉ等の金属およびそのシリサイドあるいはシー
ト抵抗１μΩ／口以下のドーグトポリシリコン等の半導
体より構成されている。導体層６が介在された結果絶縁
層５は上部５ａと下部５ｂが導体を介して接続された状
態となる。この際導体層６は電気的に浮遊状態となって
おり、すなわちシリコン基板１の何れの部分とも接続し
ていす、また心体層４は半導体素子２と電気的に接続す
る配線層ではないため、配線層４とは電気的に全く接続
されていない。なお前記の上部５ａと下部５ｂがほぼ同
じ厚さであるように導体＠６の介在配置位置を厚さ方向
のほぼ中央部に定めると、層間容量が最も小さくなる。In FIG. 1, 1 is a silicon or compound semiconductor substrate or epitaxial layer (hereinafter referred to as a silicon substrate). 2 is M formed on the surface of the silicon substrate 1.
Conceptually shows semiconductor elements such as an OS, bipolar transistors, and JFETs. 3 and 4 are the known first
layer and a second wiring layer, which are made of metal such as aluminum. 5 is P, which is known as an interlayer insulator.
This is an insulating layer made of SG or the like. Reference numeral 6 denotes a conductor layer interposed between the insulating layer 5 and made of AL, Mo, W.
, T i and their silicides, or semiconductors such as doped polysilicon having a sheet resistance of 1 μΩ/or less. As a result of the interposition of the conductor layer 6, the upper part 5a and the lower part 5b of the insulating layer 5 are connected through the conductor. At this time, the conductor layer 6 is in an electrically floating state, that is, it is not connected to any part of the silicon substrate 1, and the core layer 4 is not a wiring layer that is electrically connected to the semiconductor element 2. , are not electrically connected to the wiring layer 4 at all. Note that if the intervening position of the conductor @6 is determined at approximately the center in the thickness direction so that the upper portion 5a and the lower portion 5b have approximately the same thickness, the interlayer capacitance becomes the smallest.

導体層６の厚さには特に制限がないが、５００Ｘより薄
いと、薄膜形成技術の信頼性・再現性が良くない場合は
上記上部５ａと下部５ｂが接触するおそれがあり、一方
１５００Ｘを超えても格別の効果がなく却って凹凸の発
生が著しくなるために、５００〜１５００Ｘが好ましい
。また、絶縁層５の厚さは従来と同様の１μｍ〜数μｍ
であってよく、配線容量減少のために特に厚い絶縁層５
を形成する必要はない。There is no particular limit to the thickness of the conductor layer 6, but if it is thinner than 500X, there is a risk that the upper part 5a and the lower part 5b will come into contact if the reliability and reproducibility of the thin film formation technology is poor; 500 to 1500X is preferable because even if the thickness is 500 to 1500X, there will be no particular effect and the occurrence of unevenness will become more pronounced. In addition, the thickness of the insulating layer 5 is 1 μm to several μm, which is the same as before.
A particularly thick insulating layer 5 may be used to reduce wiring capacitance.
There is no need to form.

第２図の如く多層配線がクロスオーバーしている場合に
はクロスオーバ一部分のみで容量が発生するために、図
示のようにクロスオーバ一部分のみに導体層６を設けれ
ばよい。しかしながら、導体層の・り一／ニングを簡単
にするためには、多層配線の層間接続用スルーホール７
（第１図）に近接する部分を除く全面に導体層６を介在
配置することが望ましい。すなわち、この場合はスルー
ホール７の位置以外にアルミニウムなどを蒸着するよう
なリンゲラフィバターンが用いられるが、このパターン
の精度は通常の素子パターンニング精度より低くてもよ
いために、導体＠６のパターンニングは簡単になる。When the multilayer wiring has crossovers as shown in FIG. 2, capacitance is generated only in a portion of the crossover, so it is sufficient to provide the conductor layer 6 only in a portion of the crossover as shown. However, in order to simplify the wiring of conductor layers, through holes 7 for interlayer connections in multilayer wiring
It is desirable that the conductor layer 6 be interposed over the entire surface except for the portion adjacent to (FIG. 1). That is, in this case, a Ringer-Raffi pattern is used in which aluminum or the like is vapor-deposited at positions other than the through hole 7, but since the precision of this pattern may be lower than the normal element patterning precision, the conductor @6 is Patterning becomes easy.

なお、第１図は導体層６が介在されている様子を見易く
するため絶縁層５を厚目に茨示しているので、スルーホ
ール７が深いように見えるが、絶縁層５は眉間絶縁に必
要な最小限の厚さをもっていればよく、さらに導体層６
も薄いものでちるために、スルーホール７は図示のよう
に深くなく、ステツブカバレジの問題は何ら派生しない
。Note that in Figure 1, the insulating layer 5 is shown thickly to make it easier to see how the conductor layer 6 is interposed, so the through hole 7 looks deep, but the insulating layer 5 is necessary for insulation between the eyebrows. It is sufficient that the conductor layer 6
Since the through hole 7 is made of a thin material, the through hole 7 is not as deep as shown in the figure, and there is no problem of step coverage.

第３図−第５図はＣＭＬ回路をＬＳＩに構成した場合の
配線パターンの一例を示す。第３図は第１層の配線パタ
ーンを示しており、図中１０はＣＭＬのｖｃｃとの接続
パッド、２０　、２０’はｖｅｅと接続されるパスライ
ン、３０はＩ１０ノ４ツド、４０はトランジスタ、５０
は抵抗、トランジスタ等の半導体素子を接続する配線パ
ターンである。第４図の四辺形あるいは点もしくは線で
示された部分は第１層と第２層の配線パターンのスルー
ホール接続部を示す。第５図は第２層の配線パターンを
示しており、６０は接地パスライン、５０′および１０
’はそれぞれ配線・４ターフおよびパッドである。本発
明に係る導体層（図示せず）は、スルーホール接続部（
第４図）を除いた層間絶縁層全面に形成される。3 to 5 show examples of wiring patterns when a CML circuit is configured as an LSI. Figure 3 shows the wiring pattern of the first layer. In the figure, 10 is a connection pad to the vcc of CML, 20 and 20' are pass lines connected to vee, 30 is an I10 node, and 40 is a transistor. , 50
is a wiring pattern that connects semiconductor elements such as resistors and transistors. The portions indicated by quadrilaterals, dots, or lines in FIG. 4 indicate through-hole connections between the wiring patterns of the first layer and the second layer. FIG. 5 shows the wiring pattern of the second layer, 60 is a ground pass line, 50' and 10
' are wiring, 4 turf, and pad, respectively. The conductor layer (not shown) according to the present invention has a through-hole connection (
The interlayer insulating layer is formed on the entire surface of the interlayer insulating layer except for the area (FIG. 4).

本発明に係る半導体装置の製造方法を第６図および第７
図により説明する。6 and 7 show the method for manufacturing a semiconductor device according to the present invention.
This will be explained using figures.

シリコン基板１の人頭に半導体素子２および素子領域を
開口する絶縁膜８を通常の方法で形成した後、冠の蒸着
などにより第１層絶縁層３を形成する（第６図）。続い
て、第１層の配線層のうち通常の絶縁に必要な厚さの半
分を下部５ｂとして、ＰＳＧの蒸着などにより、形成す
る（第７図）。続いて入ｔなどの蒸着によって、導体層
６を上記の下部５ｂの全面に被着した後に、マスク（図
示せず）を用いてスルーホール７（第１図）形成部分を
大きめに／Ｊターンニングし除去する。しかる後に残り
の半分の厚さのＰＳＧを上部５ａとして形成し、第１図
に示す如きスルーホール７および第２層の配線層４を形
成する。After forming the semiconductor element 2 and the insulating film 8 opening the element area on the head of the silicon substrate 1 by a conventional method, the first insulating layer 3 is formed by cap evaporation or the like (FIG. 6). Subsequently, a lower portion 5b having half the thickness required for normal insulation of the first wiring layer is formed by vapor deposition of PSG (FIG. 7). Next, the conductor layer 6 is deposited on the entire surface of the lower part 5b by vapor deposition, and then a mask (not shown) is used to make the through hole 7 (FIG. 1) forming part larger/J-turn. cleaning and removing. Thereafter, the remaining half-thick PSG is formed as the upper part 5a, and the through holes 7 and the second wiring layer 4 as shown in FIG. 1 are formed.

（発明の効果） 従来より、トランジスタのスイッチングスピードを向上
させるだめの努力が続けられているが、ピコセカンド（
ｐ８）単位のスイッチフグ速度向上を図るためには、デ
バイス構造あるいはグロセス上複雑な手段を採用しなけ
ればならない。これに対して本発明によると、導体層を
層間絶縁層に介在配置するという単純な手段により大幅
なスイッチングスピード向上が達成される。よって、本
発明はピコセコンド単位のスイッチ／ゲスピードが要求
される半導体装置の特性改良に寄与するところが著大で
ある。(Effect of the invention) Efforts have been made to improve the switching speed of transistors, but picosecond (
p8) In order to improve the speed of the switch blower, it is necessary to adopt complicated means in terms of device structure or gross process. In contrast, according to the present invention, a significant improvement in switching speed can be achieved by simply arranging a conductor layer between interlayer insulating layers. Therefore, the present invention significantly contributes to improving the characteristics of semiconductor devices that require switching/gearing speeds on the order of picoseconds.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明に係る半導体装置の実施例を説明する断
面図、 第２図はクロスオーバー多層配線の斜視図、第３図−第
５図は多層配線パターンの一例を示す図面であって、第
３図および第５図はそれぞれ第１層および第２層の配線
パターン、第４図はスルーホール接続部、 第６図および第７図は半導体装置の製造工程中間段階を
示す図面、 第８図はＣＭＩ、回路図である。 １−シリコン基板、２−半導体素子、３−第１層配線層
、４−第２＠配線層、５−絶縁層、６−導体層、７−ス
ルーホール。FIG. 1 is a cross-sectional view illustrating an embodiment of a semiconductor device according to the present invention, FIG. 2 is a perspective view of a crossover multilayer wiring, and FIGS. 3 to 5 are drawings showing an example of a multilayer wiring pattern. , FIG. 3 and FIG. 5 are wiring patterns of the first and second layers, respectively, FIG. 4 is a through-hole connection section, FIG. 6 and FIG. 7 are drawings showing an intermediate stage of the manufacturing process of a semiconductor device, and FIG. Figure 8 is a CMI circuit diagram. 1-silicon substrate, 2-semiconductor element, 3-first wiring layer, 4-second @ wiring layer, 5-insulating layer, 6-conductor layer, 7-through hole.

Claims (1)

【特許請求の範囲】 １、多層配線を有する半導体装置において、多層配線層
を層間で絶縁する絶縁層中に介在させた導体層を、電気
的に浮遊状態にし且つ前記多層配線層と平面視で重なる
ように配置したことを特徴とする半導体装置。 ２、前記導体層が金属または半導体であることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ３、前記導体層が絶縁層の厚さ方向で見てほぼ中央部に
介在配置されていることを特徴とする特許請求の範囲第
１項または第２項記載の半導体装置。 ４、前記絶縁層の厚さが０．１〜２μｍであることを特
徴とする特許請求の範囲第３項記載の半導体装置。 ５、前記導体層が、多層配線層の層間接続用スルーホー
ルに近接する部分を除く前記絶縁層内全面に介挿配置さ
れていることを特徴とする特許請求の範囲第１項−第４
項の１項に記載された半導体装置。 ６、前記導体層が一つの絶縁層内に二層に介在・配置さ
れていることを特徴とする特許請求の範囲第１項記載の
半導体装置。[Claims] 1. In a semiconductor device having multilayer interconnection, a conductor layer interposed in an insulating layer that insulates the multilayer interconnection layer between the layers is electrically floating and is separated from the multilayer interconnection layer in plan view. A semiconductor device characterized by being arranged so as to overlap. 2. The semiconductor device according to claim 1, wherein the conductor layer is a metal or a semiconductor. 3. The semiconductor device according to claim 1 or 2, wherein the conductor layer is interposed approximately at the center of the insulating layer when viewed in the thickness direction. 4. The semiconductor device according to claim 3, wherein the thickness of the insulating layer is 0.1 to 2 μm. 5. Claims 1 to 4, characterized in that the conductor layer is interposed over the entire surface of the insulating layer except for a portion close to a through hole for interlayer connection of a multilayer wiring layer.
The semiconductor device described in item 1. 6. The semiconductor device according to claim 1, wherein the conductor layer is interposed and arranged in two layers within one insulating layer.