JPS6173298A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To improve writing reading function by providing an input output port composed of a RAM and an input output port composed of a shift register to the RAM having a memory array. CONSTITUTION:An input port SRAM composed by a static type RAM to rewrite a free multi-bit is installed in correspondence to respective data lines of a memory array M-ARY, and an input output node of a static type memory cell composing the input port, on one hand, is connected through a column switch SW respectively to common complementary data lines, and on the other hand, is connected through a switch MOSFET to a complementary data line of a memory array M-ARY. In correspondence to a respective data lines of the memory array M-ARY, an input output port composed by a shift register, to rewrite and read all bits is installed. Consequently, rewriting of all bits, multi-bit and one pit of the same page and an output of a parallel read/serial and one bit are realized.

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型ＲＡ　Ｍ　（ランダム・アクセス・メモ
リ）に利用して有効な技術に関するものである。[Detailed Description of the Invention] [Technical Field] The present invention relates to a semiconductor memory device, for example,
The present invention relates to a technique effective for use in dynamic RAM (Random Access Memory).

〔背景技術〕[Background technology]

この発明に先立って、ＣＲＴ　（陰極線管）ディスプレ
イ装置におけるリフレッシュメモリ　（ビディオＲＡＭ
）用の半導体記憶装置として、ダイナミック型ＲＡＭに
シフトレジスタで構成されたシリアル入力動作を行う入
力ポートと、シフトレジスタで構成されたパラレルリー
ド動作を行う出力ポートを設けることが考えられている
。これらの入出力ポートを用いることによって、シリア
ル入出力を行うことができるので、特に上記のようにＣ
ＲＴのラスクスキャンタイミングで読み出し動作を行う
リフレッシュメモリに適したものとなる。Prior to this invention, refresh memory (video RAM) in CRT (cathode ray tube) display devices was used.
), it has been considered to provide a dynamic RAM with an input port configured with a shift register for performing a serial input operation, and an output port configured with a shift register for performing a parallel read operation. By using these input/output ports, serial input/output can be performed, so especially when using C
This is suitable for a refresh memory that performs a read operation at RT rask scan timing.

ところが、同一ページ（１つのワード線により選択され
たメモリセル）内の多ビットを書き換える時、上記シフ
トレジスタを用いたシリアル入力方式では、全ビットの
入力が必要であり、書き換えの必要のないデータを発生
するとともに、その書き換えを行う等の無駄な動作を必
要とする。また、ランダム入力による書込みでは、その
間にパラレルリード動作が出来ない等の問題がある。However, when rewriting multiple bits in the same page (memory cells selected by one word line), the serial input method using the shift register described above requires input of all bits, and data that does not need to be rewritten is , and also requires unnecessary operations such as rewriting it. Furthermore, when writing by random input, there are problems such as not being able to perform a parallel read operation during that time.

〔発明の目的〕[Purpose of the invention]

この発明の目的は、書込み／読み出し機能の向上を図っ
た半導体記憶装置を提供することにある。An object of the present invention is to provide a semiconductor memory device with improved write/read functions.

この発明の前記ならびにその他の目的と新規な特徴は、
この明１１Ｉ書の記述および添付図面から明らかになる
であろう。The above and other objects and novel features of this invention include:
It will become clear from the description of this Book 11I and the attached drawings.

〔発明のＩ既要〕[I existing requirements of the invention]

本願において開示される発明のうち代表的なものの旧要
を簡単に説明すれば、下記の通りである。A brief summary of typical inventions disclosed in this application is as follows.

すなわち、グイナミソク型メモリセルにより構成された
メモリアレイを有するＲＡＭに、ＲＡＭにより構成され
た入力ポートと、シフトレジスタにより構成された入出
力ポートとを設けることによって、同一ページの全ビッ
ト、多ビット及び１ビツトの書き換えと、パラレルリー
ド／シリアル及び１ビツトの出力を実現するものである
。That is, by providing a RAM having a memory array composed of Guinamisoku type memory cells with an input port composed of a RAM and an input/output port composed of a shift register, all bits, multi-bits, and This realizes 1-bit rewriting, parallel read/serial, and 1-bit output.

〔実施例〕〔Example〕

第１図には、この発明の一実施例のブロック図が示され
ている。FIG. 1 shows a block diagram of one embodiment of the invention.

同図において、各回路ブロックは、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成され、
端子Ｄｉｎ、　　Ｄｏｕｔ　、　／’、　０〜Ａ１７．
ＷＥ、Ｃ３，ＣＫ、ＲＥＳＨ及びＶｃｃ。In the figure, each circuit block is formed on a single semiconductor substrate such as single crystal silicon using known semiconductor integrated circuit manufacturing techniques, but is not particularly limited.
Terminals Din, Dout, /', 0~A17.
WE, C3, CK, RESH and Vcc.

Ｖｓｓは、その外部端子とされ、端子Ｖ　ｃｃ、　　Ｖ
　ｓｓには図示しない適当な外部電源装置から給電が行
われる。Vss is its external terminal, and the terminals Vcc, V
Power is supplied to ss from an appropriate external power supply device (not shown).

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、記憶用キャパシタとアドレス選択用ＭＯＳ　Ｆ
　ＥＴで構成された公知のｌＭＯＳ型メモリセルがマト
リックス状に配置されている。The circuit symbol M-ARY is a memory array, which includes a storage capacitor and an address selection MOS F.
Known IMOS type memory cells made up of ETs are arranged in a matrix.

この実施例では、特に制限されないが、メモリセルは、
２５６　（データ線）Ｘ２５６（ワード線）の合計約６
４にビットの記憶容量を持つようにされ、上記メモリセ
ルは一対の平行に配置された相補データ線り、Ｄのいず
れか一方に、その入出力ノードが結合された二交点方式
で配置される。In this embodiment, although not particularly limited, the memory cells are:
256 (data line) x 256 (word line), total approximately 6
The memory cells are arranged in a two-intersection manner, with their input and output nodes connected to either one of a pair of parallel complementary data lines, D. .

回路記号ＰＣで示されているのは、データ線プーリチャ
ージ回路である。この実施例のメモリアレイのプリチャ
ージ動作は、特に制限されないが、一対の相補データ線
（後述する共通相補データ線も同様である）をＭＯＳＦ
ＥＴにより単に短絡することにより上記相補データ線り
、Ｄを約Ｖｃｃ／２の中間レベルにするものである。こ
れにより、０ボルトからＶＣＣレベルまでチャージアッ
プするものに比べ、そのレベル変化量が小さく、プリチ
ャージＭ　ＯＳ　Ｆ　Ｅ　Ｔのゲート電圧を通常の論理
レベル（Ｖｃｃ）を用いても十分に非飽和状態でオンさ
せることが出来るからプリチャージ動作を高速に、しか
も低消費電力の下に行うことができる。The circuit symbol PC is a data line pulley charge circuit. Although the precharging operation of the memory array of this embodiment is not particularly limited, a pair of complementary data lines (the same applies to a common complementary data line to be described later) is connected to a MOSFET.
By simply shorting through ET, the complementary data line, D, is brought to an intermediate level of approximately Vcc/2. As a result, the amount of level change is smaller than that of a device that charges up from 0 volts to the VCC level, and even if the gate voltage of the precharge MOSFET is used at a normal logic level (Vcc), it is sufficiently unsaturated. Since the precharge operation can be turned on at high speed and with low power consumption.

そして、上記のように、プリチャージレベルを約Ｖｃｃ
／２の中間レベルにするものであるので、メモリセルの
読み出し時においても、メモリセルのスイッチＭＯ３Ｆ
ＥＴのゲー＋−ｍ圧（ワード綿選択電圧）として通常の
論理レベル（Ｖ　ｃｃ）を用いても十分に非飽和状態で
オンさせることが出来るから、プートストラップ電圧を
用いることなく、情報記憶キャパシタの全電荷読み出し
が可能となる。また、読み出し基準電圧は、メモリセル
が選択されない一方のデータ線のプリチャージレベルを
利用することによって、読み出し基￥＝雷電圧形成する
ダミーセルが不要になる。Then, as mentioned above, set the precharge level to approximately Vcc.
/2, so even when reading the memory cell, the memory cell switch MO3F
Even if a normal logic level (Vcc) is used as the gate voltage (word selection voltage) of ET, it can be turned on in a sufficiently unsaturated state, so the information storage capacitor can be turned on without using a bootstrap voltage. It becomes possible to read out the entire charge. Furthermore, by using the precharge level of one data line on which no memory cell is selected as the read reference voltage, a dummy cell that forms the read base voltage = lightning voltage is not required.

回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶＳＳにそれぞれＰチャンネル間Ｏ３ＦＥＴとＮチャ
ンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔとで構成された一対のパワ
ースイッチＭＯ３ＦＥＴが設けられたＣＭＯ３（相補型
ＭＯ５）ランチ回路で構成され、その一対の入出力ノー
ドは、上記相補データ１．９Ｄ、Ｄに結合されている。What is indicated by the circuit symbol SA is a sense amplifier, which is connected to a power supply voltage Vcc and a circuit ground potential VSS, respectively, and is a pair of P-channel O3FETs and N-channel MOS FETs, although this is not particularly limited. It is composed of a CMO3 (complementary type MO5) launch circuit provided with a power switch MO3FET, and its pair of input/output nodes are coupled to the complementary data 1.9D and D.

タイミングパルスφｐａは、上記パワースイッチＭＯＳ
　Ｆ　ＥＴを制御するためのものである。なお、Ｎチャ
ンネル間Ｏ３ＦＥＴとＰチャンネルＭＯＳ　Ｆ　ＥＴで
構成されたパワースイッチＭＯ３ＦＥＴを制御するため
に、非反転タイミングパルスφｐａと反転タイミングバ
ルスφｐａとが用いられるが、同図では非反転タイミン
グパルスφｐａのみが示されている。上記一対のパワー
スイッチＭＯ５ＦＥＴは、プリチャージ直前にオフ状態
にされる。これにより相補データ線り、Ｄはフローティ
ング状態でＶ　ｃｃ、　　Ｖ　ｓｓレベルを（呆持する
。The timing pulse φpa is the power switch MOS
This is for controlling the FET. Note that in order to control the power switch MO3FET, which is composed of an N-channel inter-O3FET and a P-channel MOS FET, a non-inverted timing pulse φpa and an inverted timing pulse φpa are used, but in the figure, only the non-inverted timing pulse φpa is used. It is shown. The pair of power switches MO5FET are turned off immediately before precharging. As a result, the complementary data line D remains at the Vcc and Vss levels in a floating state.

回路記号Ｃ−Ｓ　Ｗで示されているのは、カラムスイッ
チであり、カラム選択信号に従って、選択された相補デ
ータ線を共通相補データ線（一本の線で表す）ＣＤ、Ｃ
Ｄに結合させる。The circuit symbol C-SW is a column switch, which connects the selected complementary data line to the common complementary data lines (represented by one line) CD, C according to the column selection signal.
Combine with D.

回路記号Ｒ−ＡＤＢで示されているのは、ロウアドレス
バッファであり、外部端子ＡＯ−Ａ７からの外部アドレ
ス信号を受けて、内部相補アドレス信号ａＯ〜ａ？、ａ
ｏ〜丁７を形成する。なお、Ｊり後の説明及び図面では
、一対の内部相補アドレス信号、例えばａＱ、丁０を内
部相補アドレス信号ａＱと表すことにする。したがって
、上記内部相補アドレス信号ａ　Ｏ−ａ　７．　　ａ　
Ｏ＝ａ　７は、内部相補アドレス信号ｌＯ〜土７と表す
。The circuit symbol R-ADB is a row address buffer, which receives an external address signal from external terminals AO-A7 and outputs internal complementary address signals aO to a? ,a
Form o~d7. In the following description and drawings, a pair of internal complementary address signals, for example aQ and 0, will be expressed as internal complementary address signal aQ. Therefore, the internal complementary address signal a O-a 7. a
O=a 7 represents the internal complementary address signal 10-7.

回路記号Ｃ−ＡＤＢで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜Ａ１６からの外部ア
ドレス信号を受けて、内部相補アドレス信号ａ９〜ａ１
６．ａ９〜ａ１６を形成する。なお、上述した内部相補
アドレス信号の表し方に従って、図面及び以下の説明で
は、上記内部相補アドレス信号ａ９〜ａ１６．７９〜７
１６を内部相補アドレス信号１９〜ユ１６と表す。The circuit symbol C-ADB is a column address buffer, which receives external address signals from external terminals A9 to A16 and outputs internal complementary address signals a9 to a1.
6. Form a9 to a16. In addition, in accordance with the way of representing the internal complementary address signals described above, in the drawings and the following explanation, the internal complementary address signals a9 to a16, 79 to 7
16 is represented as internal complementary address signals 19 to 16.

この実施例では、上記アドレス信号の他、アドレス信号
Ａ８．Ａ１７が設けられる。上記のようにメモリアレイ
Ｍ−ＡＲＹが２５６Ｘ２５６によって構成されているに
もかかわらず、上記アドレス信号Ａ８．Ａ１７のように
２ビット余分に設けられている。このように余分に設け
た２ビツトのアドレス信号Ａ８．Ａ１７は、モード制御
回路ＭＯＤＥに供給され、ここで後述する入力ポート及
び人出力ポートの動作モードの制御信号を形成するもの
である。In this embodiment, in addition to the above address signals, address signals A8. A17 is provided. Although the memory array M-ARY is composed of 256×256 as described above, the address signal A8. Two extra bits are provided like A17. In this way, the extra 2-bit address signal A8. A17 is supplied to the mode control circuit MODE, and forms a control signal for the operation mode of the input port and human output port, which will be described later.

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号１０〜土７を受けて、Ｍ−ＡＲ
Ｙのワード線選択信号を形成する。このワード線選択信
号は、ワード線選択タイミング信号φＸに同期して、Ｍ
ＡＲＹに伝えられる。The circuit symbol R-DCR is a row address decoder, which receives internal complementary address signals 10 to 7 via a multiplexer MPX, which will be described later, and outputs M-AR.
A Y word line selection signal is formed. This word line selection signal is synchronized with the word line selection timing signal φX.
This will be communicated to ARY.

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプＳＡと同様な回路構成とされる。The circuit symbol MA indicates a main amplifier, which has the same circuit configuration as the sense amplifier SA described above.

回路記号ＤＯＢで示されているのは、データ出力バッフ
ァであり、タイミングパルスφｒｗにより動作状態にさ
れ、メモリアレイＭ−ＡＲＹ又は後述する入出力ポート
ＳＲからの読み出された信号を受けるメインアンプＭＡ
の増幅出力を外部端子Ｄｏｕｔから送出させる。The circuit symbol DOB indicates a data output buffer, which is activated by a timing pulse φrw and receives a signal read from a memory array M-ARY or an input/output port SR, which will be described later.
The amplified output of is sent out from the external terminal Dout.

回路記号ＤＩＢで示されているのは、データ入カバソフ
ァであり、タイミングパルスφｒｗによりシ」作状恕に
され、外部端子Ｄｉｎからの書込みデータを共通相？４
データ線又は上記入出カポ−）ＳＲの入力端子に伝える
。The circuit symbol DIB is a data input cover sofa, which is made into a state by the timing pulse φrw and receives the write data from the external terminal Din from the common phase. 4
The data line or the above input/output capo) is transmitted to the input terminal of SR.

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。The various timing signals described above are formed by the following circuit blocks.

回路記号ＲＡＴＤで示されているのは、特に制限されな
いが、アドレス信号ａＯ〜ａ７（又は８０〜丁７）を受
けて、その立ち上がり又は立ち下がりの変化検出するア
ドレス信号変化検出回路である。回路記号ＣＡＴＤで示
されているのは、特に制限されないが、アドレス信号ａ
９〜ａ１６　（又は７９〜７１６）を受けて、その立ち
上がり又は立ち下がりの変化を検出するアドレス信号変
化検出回路である。Although not particularly limited, what is indicated by the circuit symbol RATD is an address signal change detection circuit that receives address signals aO to a7 (or 80 to 7) and detects a change in the rise or fall of the address signals. What is indicated by the circuit symbol CATD is an address signal a, although it is not particularly limited.
This is an address signal change detection circuit that receives signals 9 to a16 (or 79 to 716) and detects a change in the rising or falling edge thereof.

上記アドレス信号変化検出口１１ＲＡＴＤは、特に制限
されないが、アドレス（３号ａＱ−ａ７と、その遅延信
号とをそれぞれ受ける排他的論理和回路と、これらの排
他的論理和回路の出力信号を受ける論理和回路とによっ
て構成される。すなわち、アドレス信号とそのアドレス
信号の遅延信号とを受ける排他的回路が各アドレス信号
に対して設けられている。この場合８個の排他的論理和
回路が設けられており、この８個の排他的論理和回路の
出力信号が論理和回路に入力されている。このアドレス
信号変化検出回路ＲＡ　Ｔ　Ｄは、アドレス信号ａＯ〜
ａ７のうちいずれか１つでも変化すると、その変化タイ
ミングに同期したアドレス信号変化検出パルスφｒを形
成する。The address signal change detection port 11RATD includes, but is not particularly limited to, an exclusive OR circuit that receives the address (No. 3 aQ-a7 and its delayed signal), and a logic circuit that receives the output signal of these exclusive OR circuits. In other words, an exclusive circuit that receives an address signal and a delayed signal of the address signal is provided for each address signal.In this case, eight exclusive OR circuits are provided. The output signals of these eight exclusive OR circuits are input to the OR circuit.This address signal change detection circuit RA T D detects the address signals aO to
When any one of a7 changes, an address signal change detection pulse φr synchronized with the change timing is generated.

上記アドレス信号変化検出回路ＣＡＴＤは、上記アドレ
ス信号変化検出回路ＲＡＴＤと同様な構成にされている
。すなわち、アドレス信号ａ−９〜ａ１６と、その遅延
信号とをそれぞれ受ける排他的論理和回路と、これらの
排他的論理和回路の出力信号を受ける論理和回路とによ
って構成されている。このアドレス信号変化検出回路Ｃ
ＡＴＤは、上記アドレス信号変化検出回路ＲＡＴＤと同
様に、アドレス信５ａ９〜ａ１７のうちいずれかが変化
したとき、その変化タイミングに同期したアドレスｆ言
号−変化検出パルスφＣを形成する。The address signal change detection circuit CATD has the same configuration as the address signal change detection circuit RATD. That is, it is comprised of exclusive OR circuits that receive address signals a-9 to a16 and their delayed signals, respectively, and an OR circuit that receives output signals from these exclusive OR circuits. This address signal change detection circuit C
Similar to the address signal change detection circuit RATD, when any of the address signals 5a9 to a17 changes, ATD forms an address f word change detection pulse φC synchronized with the change timing.

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、アドレス信号変化検出パルスφｒ、φＣの他、外部
端子から供給されるライトイネーブル信号ＷＥ、チップ
選択信号Ｃ８及びクロック信号ＣＫを受けて、上記一連
のタイミングパルスと後述するメモリアレイＭ−ＡＲＹ
のシリアル読み出し動作に必要なタイミングパルスを形
成する。The circuit symbol TG is a timing generation circuit, which forms the main timing signals etc. shown as the representative above. That is, this timing generation circuit TG
receives address signal change detection pulses φr, φC, write enable signal WE, chip selection signal C8, and clock signal CK supplied from external terminals, and outputs the above-mentioned series of timing pulses and memory array M-ARY, which will be described later.
Forms the timing pulses necessary for serial read operations.

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自動リフレッシュ回路ＲＥＦからの制御
信号（図示せず）に従って、上記アドレスバッファＲ−
ＡＤＢで形成された内部相補アドレス信号ａｏ−ａ７と
、上記自動リフレッシュ回路ＲＥＦで形成された内部相
補アドレス信号ａＯ−１７とを選択的に上記デコーダＲ
−ＤＣＲに伝える。The circuit symbol MPX is a multiplexer, and the address buffer R-
The decoder R selectively outputs the internal complementary address signal ao-a7 formed by the ADB and the internal complementary address signal aO-17 formed by the automatic refresh circuit REF.
- Inform DCR.

回路記号Ｖｂｂ−Ｇで示されているのは、基板バイアス
電圧発生回路である。この基板バンクバイアス電圧発生
回路は、＋５ｙのような電源電圧■ｃｃの供給を受けて
、基板に供給する負のバックバイアス電圧を形成する。The circuit symbol Vbb-G indicates a substrate bias voltage generation circuit. This substrate bank bias voltage generating circuit receives a power supply voltage cc such as +5y and generates a negative back bias voltage to be supplied to the substrate.

これによって、ＭＯＳＦＥＴと基板との寄生容量等を減
少させることにより高速動作化を実現するものである。This achieves high-speed operation by reducing the parasitic capacitance between the MOSFET and the substrate.

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、リフレッシュアドレスカウンタ、タイマー
等を含んでおり、外部端子からのりフレッシュ信号ＲＥ
ＳＨをロウレベルにすることにより起動される。すなわ
ち、チップ選択信号Ｃ３がハイレベルのときにリフレッ
シュ信号ＲＥＳ　Ｈをロウレベルにすると自動リフレッ
シュ回路ＲＥＦは、マルチプレクサＭＰＸを切り換えて
、内蔵のりフレッシュアドレスカウンタからの内部アド
レス信号をロウデコーダＲ−ＤＣＨに伝えて一本のワー
ド線選択によるリフレッシュ動作（オートリフレッシュ
）を行う。また、リフレッシュ信号１’？ＥＳＨをロウ
レベルにしつづけるとタイマーが作動して、一定時間毎
にリフレッシュアドレスカウンタが歩進させられて、こ
の間連続的なりフレッシュ動作（セルフリフレッシュ）
を行う。The circuit symbol REF is an automatic refresh circuit, which includes a refresh address counter, a timer, etc., and receives a refresh signal RE from an external terminal.
It is activated by setting SH to low level. That is, when the refresh signal RESH is set to a low level while the chip selection signal C3 is at a high level, the automatic refresh circuit REF switches the multiplexer MPX and transmits the internal address signal from the built-in refresh address counter to the row decoder R-DCH. A refresh operation (auto refresh) is performed by selecting one word line. Also, refresh signal 1'? If ESH is kept at a low level, a timer is activated and the refresh address counter is incremented at regular intervals, during which time the refresh operation continues (self-refresh).
I do.

この実施例では、メモリアし、イＭ−ＡＲＹの多にＭ消
化を図るため、次の各回路が新たに付加される。すなわ
ち、メモリアレイＭ　−、Ａ　ＲＹの各データ線に対応
して、（−１：Ｓの多ビットの３・き換えを行うための
、特に制限されないが、スタティック型ＲＡＭにより構
成された入カポ−）ＳＲＡＭが設けられる。この入力ポ
ートを構成するスタティック型メモリセルの人出力ノー
ドは、一方においてカラムスイッチＳＷを介してそれぞ
れ共通相補データ線に接続され、他方において後述する
ようなスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔを介してメモリア
レイＭ−ＡＲＹの相補デーク線に接続される。また、メ
モリアレイＭ−ＡＲＹの各データ線に対応して、全ビッ
トの書き換え又は読み出しを行うため、シフトレジスタ
により構成された入出力ポートが設けられる。これらの
入力ポートＳＲＡＭと入出力ポートＳＲは、上記アドレ
ス信号Ａ８．Ａ１７を受けるモード制御回路ＭＯＤＥに
り次のようにして選択される。In this embodiment, the following circuits are newly added in order to store the memory and to accommodate the large number of M-ARYs. That is, corresponding to each data line of the memory arrays M- and ARY, there is an input capacitor constructed of a static type RAM, although not particularly limited, for performing multi-bit 3-switching of (-1:S). -) SRAM is provided. The human output nodes of the static memory cells constituting this input port are connected to a common complementary data line via a column switch SW on one side, and connected to a memory array via a switch MOS FET as described later on the other side. Connected to the complementary data line of M-ARY. Further, an input/output port constituted by a shift register is provided corresponding to each data line of the memory array M-ARY in order to rewrite or read all bits. These input port SRAM and input/output port SR are connected to the address signal A8. The selection is made as follows by the mode control circuit MODE receiving A17.

例えば、上記アドレス信号Ａ８とＡ１７とが論理“０”
ならば、上記入力ポートＳＲＡＭと入出力ポートＳＲが
非選択状態になって、メモリアレイＭ−ＡＲＹの１つの
メモリセルがｉ５５択されてライトイネーブル信号ＷＥ
がハイレベルなら１ビツトの読み出しが行われ、上記信
号ＷＥがロウレヘルなら１ビツトの書込みが行われる。For example, the address signals A8 and A17 are logic “0”
Then, the input port SRAM and the input/output port SR become unselected, one memory cell of the memory array M-ARY is selected i55, and the write enable signal WE is selected.
If the signal WE is at a high level, one bit is read, and if the signal WE is at a low level, one bit is written.

また、上記アドレス信号Ａ８が論理“１”でアドレス信
号Ａ１７が論理“０”ならば、入出力ポートＳＲが選択
される。この時、ライトイネーブル信号ＷＥがハイレベ
ルなら、上記アドレス信号ＡＯ〜Ａ７によって選択され
たワード線に接続された全メモリセルの記憶情報がパラ
レルに入出力ポートに伝えられ、クロック端子ＧＫから
供給するクロック信号に同期して、出力端子Ｄｏｕｔか
らシリアルに送出される。また、上記クロック信号に同
期して書込みデータを入力端子Ｄｉｎにシリアルに供給
して、ライトイネーブル信号ＷＥをロウレベルにすると
、シリアルに供給された全ビットがパラレルに選択され
たワード線のメモリセルに書込まれる。Further, if the address signal A8 is logic "1" and the address signal A17 is logic "0", the input/output port SR is selected. At this time, if the write enable signal WE is at a high level, the storage information of all memory cells connected to the word line selected by the address signals AO to A7 is transmitted in parallel to the input/output ports and supplied from the clock terminal GK. It is serially sent out from the output terminal Dout in synchronization with the clock signal. Also, when write data is serially supplied to the input terminal Din in synchronization with the above clock signal and the write enable signal WE is set to low level, all the serially supplied bits are transferred to the memory cell of the selected word line in parallel. written.

さらに、上記アドレス信号へ８が論理“０”でアドレス
信号Ａ１７が論理“１”ならば、入力ポートＳＲＡＭが
選択される。アドレス信号Ａ９〜Ａ１６により指定され
たスタティック型メモリセルが選択され、上記入力端子
Ｄｉｎのデータが順次書込まれる。この後、ライトイネ
ーブル信号ＷＥをロウレベルにすると、上記入力ポート
ＳＲＡＭの全ビットの記憶情報が選択されたワード線の
メモリセルにパラレルに書込まれる。Further, if the address signal A17 is logic "0" and the address signal A17 is logic "1", the input port SRAM is selected. Static memory cells designated by address signals A9 to A16 are selected, and data at the input terminal Din is sequentially written. Thereafter, when the write enable signal WE is set to low level, the storage information of all bits of the input port SRAM is written in parallel to the memory cells of the selected word line.

第２図には、上記入力ポートＳＲＡＭとメモリアレイＭ
−ＡＲＹの一実施例の回路図が示されている。FIG. 2 shows the input port SRAM and memory array M.
A circuit diagram of one embodiment of -ARY is shown.

同図では、１つのスタティック型メモリセルの具体的回
路が代表として示されいてる。すなわち、Ｎチャンネル
ＭＯ３ＦＥＴＱＩ、Ｑ２とＰチャンネルＭＯ３ＦＥＴＱ
３．Ｑ４とによりそれぞれ構成されたＣＭＯＳインバー
タ回路の入力端子と出力端子とが交叉結線されたスタテ
ィック型フリップフロップ回路が形成される。このよう
なメモリセルの入出力端子は、一方において上記タイミ
ングパルスφｌを受ける伝送ゲートＭＯ３ＦＥＴＱ５、
Ｑ６を介して代表として示されているメモリアレイＭ−
ＡＲＹ　（ＤＲＡＭ）の相補データ線り。In the figure, a specific circuit of one static type memory cell is shown as a representative. That is, N-channel MO3FETQI, Q2 and P-channel MO3FETQ
3. A static type flip-flop circuit is formed in which the input terminal and output terminal of the CMOS inverter circuit each constituted by Q4 are cross-connected. The input/output terminals of such a memory cell include a transmission gate MO3FETQ5 which receives the timing pulse φl on one side;
Memory array M- is shown representatively through Q6.
ARY (DRAM) complementary data line.

Ｄに接続される。この相補データ線り、Ｄは、それぞれ
アドレス選択用のＭＯＳＦＥＴＱｍと情報記憶用キャパ
シタＣｓとにより構成され、同数の１ＭＯ３型メモリセ
ルが接続されている。上記メモリセルのアドレス選択用
ＭＯ３ＦＥＴＱｍのゲートには、ワード線Ｗが接続され
る。Connected to D. Each of the complementary data lines D is composed of an address selection MOSFET Qm and an information storage capacitor Cs, and the same number of 1MO3 type memory cells are connected thereto. A word line W is connected to the gate of the address selection MO3FETQm of the memory cell.

また、上記相補データ線り、Ｄ間には、その読み出し動
作を１〒うセンスアンプＳＡが設けられる。Further, a sense amplifier SA is provided between the complementary data line D and the sense amplifier SA which performs the read operation.

このセンスアンプＳＡは、上記フリップフロップ回路の
ような参目補型のランチ回路により構成され、タイミン
グパルスφρａ＋　　φｐａを受けるＮチャンネルＭＯ
ＳＦＥＴとＰチャンネル間Ｏ８ＦＥＴからなる一対のパ
ワースイッチＭＯ３ＦＥＴＱ９．Ｑ１０により動作電圧
が供給されることによって活性化される。This sense amplifier SA is composed of a complementary type launch circuit such as the flip-flop circuit described above, and is an N-channel MO which receives timing pulses φρa+φpa.
A pair of power switches MO3FETQ9 consisting of an SFET and a P-channel O8FET. It is activated when an operating voltage is supplied by Q10.

上記入力ポートＳＲＡＭを構成するメモリセルの入出力
端子は、他方において上記アドレスデコータＤＣＨの出
力信号によって選択される伝送ゲートＭＯ３ＦＥＴＱ７
．Ｑ８を介して共通の相補データ１ｌｃＤ、ＣＤに接続
される。この共通の相補データｆＪＮｃＤ、ＣＤは、上
記データ人カバフファＤＴＢの出力端子に接続される。The input/output terminals of the memory cells constituting the input port SRAM are connected to a transmission gate MO3FETQ7 selected by the output signal of the address decoder DCH on the other hand.
．． It is connected to common complementary data 1lcD, CD via Q8. This common complementary data fJNcD, CD is connected to the output terminal of the data buffer DTB.

これによって、上記共通の相補データ線ＣＤ、ＣＤに伝
えられた書込みデータをアドレス信号Ａ９〜Ａ１６によ
り選択されたスタティック型メモリセルにランダムに書
込むことができるものである。なお、図示し　　゛ない
が、入出力ポートとしてのシフトレジスタもＣＭＯ５回
路により構成され、上記類似の伝送ゲートＭＯ５ＦＥＴ
を介してデータをパラレル授受するものである。Thereby, the write data transmitted to the common complementary data lines CD, CD can be randomly written into the static type memory cells selected by the address signals A9 to A16. Although not shown in the figure, the shift register as an input/output port is also composed of a CMO5 circuit, and a transmission gate MO5FET similar to the above is used.
Data is sent and received in parallel via the .

〔効　果〕〔effect〕

（１）通常の１ビツトの単位でアクセスしてダイナミッ
ク型メモリセルの書込み／読み出しを行うことの他、シ
フトレジスタを用いることによってシリアル入出力及び
同一ページへのパラレル書込み／読み出しを行うことが
できる。また、ＲＡＭを用いた入力ポートを設けること
により、同一ページ内の書き換えの必要のある多ビット
をランダムに書込み、これをダイナミック型メモリセル
にパラレルに書込ことができる。これにより、それぞれ
のデータの入出力に応じて効率的なメモリ管理を行うこ
とができるという効果が得られる。(1) In addition to writing/reading dynamic memory cells by accessing in normal 1-bit units, it is possible to perform serial input/output and parallel writing/reading to the same page by using a shift register. . Further, by providing an input port using a RAM, it is possible to randomly write multiple bits that need to be rewritten within the same page, and to write these in parallel to dynamic memory cells. This provides the effect that efficient memory management can be performed according to the input and output of each data.

（２）上記（１）により、ＣＲＴのラスクスキャンタイ
ミングでその読み出しが行われるリフレッシュメモリ　
（いわゆるビディオＲＡＭ）に適した半導体記憶装置を
得ることができるという効果が得られる。(2) According to (1) above, refresh memory whose reading is performed at the CRT rask scan timing
The effect is that a semiconductor memory device suitable for (so-called video RAM) can be obtained.

（３）人力ポート及び入出力ポートを含むダイナミック
型メモリアレイＭ−ＡＲＹの周辺回路をＣＭＯＳスタテ
ィック型回路により構成することによって、低消費電力
化と上記のような複数種類の動作モードの制御が簡単に
行えるという効果が得られる。(3) By configuring the peripheral circuits of the dynamic memory array M-ARY, including the input ports and input/output ports, using CMOS static circuits, it is possible to reduce power consumption and easily control multiple types of operation modes as described above. This has the effect of being able to do this.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を造膜しない範囲で種々変更可
能であることはいうまでもない０例えば、入力ポートと
してのＲＡＭは、ダイナミック型メモリセルを用いるも
−のであってもよい。この場合には、書込み用のアンプ
を設けるか、又は上記メモリアレイＭ　−Ａ　Ｒ”／に
おけるセンスアンプ３Ａを人力ポート側に接続して、そ
の増幅出力により、上記メモリアレイＭ−ＡＲＹのデー
タ線を駆動して選択されたメモリセルに書込みを行うも
のとしてもよい、さらに、入力ポートと入出力ポートの
選択信号は、上記アドレス信号を用いるものの他、動作
モード信号として供給するものであってもよい。また、
ダイナミック型のメモリアレイＭ−ＡＲＹのアドレス信
号は、ロウアドレスストローブ信号ＲＡＳとカラムアド
レスストローブ信号ＣＡＳを用いて共通の端子から多重
化して供給するものであってもよい、さらに、上記メモ
リアレイＭ−ＡＲＹの相補データ線のプリチャージは、
電源電圧Ｖｃｃレベルにプリチャージするとともに、ダ
ミーセルを用いて、メモリセルの読み出し基準電圧を形
成するものであってもよい。Although the invention made by the present inventor has been specifically explained based on Examples above, this invention is not limited to the above Examples, and it is possible to make various changes without departing from the gist of the invention. For example, a RAM as an input port may use dynamic memory cells. In this case, a write amplifier is provided, or the sense amplifier 3A in the memory array M-A It is also possible to write into the selected memory cell by driving the input port.Furthermore, the input port and input/output port selection signals may be supplied as operation mode signals in addition to those using the above address signals. Good. Also,
The address signal for the dynamic memory array M-ARY may be multiplexed and supplied from a common terminal using a row address strobe signal RAS and a column address strobe signal CAS. The precharge of the complementary data line of ARY is
In addition to precharging to the power supply voltage Vcc level, a dummy cell may be used to form a read reference voltage for the memory cell.

〔利用分野〕[Application field]

この発明は、半導体記憶装置として広く利用できるもの
である。The present invention can be widely used as a semiconductor memory device.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、この発明の一実施例を示すのブロフク図。 第２図は、その入力ポートを構成するスタティック型メ
モリセルとメモリアレイＭ−ＡＲＹを構成するダイナミ
ック型メモリセルの一実施例を示す回路図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ・・プリチャージ
回路、Ｓ八　・センスアンプ、Ｒ−ＡＤＢ・・ロウアド
レスバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−ＡＤ
Ｂ・・カラム７°ドレスバツフア、Ｒ−ＤＣＲ・・ロウ
アドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコ
ーダ、ＭＡ・・メインアンプ、ＲＡＴＤ、ＣＡＴＤ・・
アドレス信号変化検出回路、ＴＧ・・タイミング発生回
路、ＲＥＦ・・自動リフレッシュ回路、ＤＯＢ・・デー
タ出力バッファ、ＤＩＢ・・データ入力バッファ、Ｍ　
Ｐ　Ｘ・・マルチプレクサ、Ｖｂｂ−Ｇ・・基板バイア
ス回路、ＳＲＡＭ・・入力ポート、ＳＲ第　　　１　　
図 工９FIG. 1 is a diagram showing one embodiment of the present invention. FIG. 2 is a circuit diagram showing one embodiment of static type memory cells forming the input port and dynamic type memory cells forming the memory array M-ARY. M-ARY: Memory array, PCI: Precharge circuit, S8: Sense amplifier, R-ADB: Row address buffer, C-5W: Column switch, C-AD
B... Column 7° address buffer, R-DCR... Row address decoder, C-DCR... Column address decoder, MA... Main amplifier, RATD, CATD...
Address signal change detection circuit, TG: timing generation circuit, REF: automatic refresh circuit, DOB: data output buffer, DIB: data input buffer, M
PX...multiplexer, Vbb-G...substrate bias circuit, SRAM...input port, SR 1st
Arts and crafts 9

Claims (1)

【特許請求の範囲】 １、ダイナミック型メモリセルにより構成されたメモリ
アレイを有するＲＡＭにおいて、このメモリアレイにお
けるデータ線にパラレルに書込みデータを供給するＲＡ
Ｍにより構成された入力ポートと、上記メモリアレイに
おけるデータ線とパラレルにデータの授受を行うシフト
レジスタにより構成された入出力ポートとを設けたこと
を特徴とする半導体記憶装置。 ２、上記入力ポートを構成するＲＡＭは、スタティック
型メモリセルにより構成されるものであることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。 ３、上記メモリアレイの周辺回路、上記入力ポート及び
入出力ポートは、ＣＭＯＳ回路により構成されるもので
あることを特徴とする特許請求の範囲第１又は第２項記
載の半導体記憶装置。[Claims] 1. In a RAM having a memory array configured of dynamic memory cells, an RA that supplies write data in parallel to data lines in the memory array.
1. A semiconductor memory device comprising: an input port formed by M, and an input/output port formed by a shift register that transmits and receives data in parallel with a data line in the memory array. 2. The semiconductor memory device according to claim 1, wherein the RAM constituting the input port is composed of static memory cells. 3. The semiconductor memory device according to claim 1 or 2, wherein the peripheral circuit of the memory array, the input port, and the input/output port are constituted by a CMOS circuit.