JPS6171714A - Latch circuit - Google Patents
Latch circuitInfo
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- JPS6171714A JPS6171714A JP59194105A JP19410584A JPS6171714A JP S6171714 A JPS6171714 A JP S6171714A JP 59194105 A JP59194105 A JP 59194105A JP 19410584 A JP19410584 A JP 19410584A JP S6171714 A JPS6171714 A JP S6171714A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
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Abstract
Description
【発明の詳細な説明】 〔技術分野〕 本発明はラッチ回路に関するものである。[Detailed description of the invention] 〔Technical field〕 The present invention relates to a latch circuit.
第１図は従来例に係るＮ−チャンネルＭＯ８トランジス
タ構成のラッチ回路である。図において、各トランジス
タに付した番号の後の添字は、ａのときトランジスタの
スレショールド電圧がＶＴＮを、ｂのときＶＴＩＥを示
しており、Ｖｒｙ （Ｖｒｗの関係がある。図はさらに
明確にするためｖＴＮ（ｂ）のトランジスタには丸印を
付している。Ａ−Ｈは各節点を示している。ダＩＮはラ
ッチされるクロックであり、５６ｏはラッチ解除用のク
ロックである。第２図は第１図のラッチ回路の動作を説
明するためのタイミングチャートである。また第８図は
パワー・オン時の節点の動作波形を示す図である。FIG. 1 shows a conventional latch circuit having an N-channel MO8 transistor configuration. In the figure, the subscript after the number assigned to each transistor indicates that the threshold voltage of the transistor is VTN when it is a, and VTIE when it is b, and there is a relationship between Vry (Vrw). Therefore, the transistors of vTN(b) are marked with circles. A-H indicates each node. dIN is a clock to be latched, and 56o is a clock for releasing the latch. Fig. 2 is a timing chart for explaining the operation of the latch circuit shown in Fig. 1. Fig. 8 is a diagram showing operation waveforms of nodes at power-on.
次に図を参照しながらラッチ回路の動作について説明す
る。時刻ら以前のスタンバイ状態のとき、節点ＥはＩＨ
ｌになっていてトランスファゲートトランジスタ１ａは
導通している。ｐＸＮがＩＨｌのとき節点ＣはＩＬ”で
ある。時刻ｔ、ｏ にダＩＮがＩＬｌになると、節点
ＣがｌＨｌになり、トランジスタ７ａが導通状態になっ
て節点Ｅが１Ｌ１になり、トランスファゲートトランジ
スタ１ａが閉じてクロック１２１１Ｎのラッチが時刻ｔ
ｔＩ に完了する。時刻ｔｔｌ 以降はｇＩｉｒｎを
リセット（”Ｈ”） しても良い。このよ５にラッチ回
路を使用すればクロックｄｎｒのタイミングの自由度が
増すという長所がある。ラッチされたクロックによって
機能回路１０が動作し、動作が終了すると時刻ｔイにラ
ッチ解除クロックＯＤが発生される。Next, the operation of the latch circuit will be explained with reference to the drawings. In the standby state before time etc., node E is in IH
1, and the transfer gate transistor 1a is conductive. When pXN is IHl, node C is IL". When daIN becomes ILl at time t, o, node C becomes lHl, transistor 7a becomes conductive, node E becomes 1L1, and the transfer gate transistor 1a closes and the latch of clock 1211N reaches time t.
Completed at tI. After time ttl, gIirn may be reset (“H”). The advantage of using a latch circuit in this way is that the degree of freedom in timing of the clock dnr increases. The functional circuit 10 operates according to the latched clock, and when the operation is completed, the latch release clock OD is generated at time t.
トランジスタＩＢｂと１４ａ及びトランジスタ１ｉ３ｂ
とｌｌａは逆比のインバータであるから、ダＤの発生に
より節点Ｆは強制的に１Ｈ“Ｋなり。Transistors IBb and 14a and transistor 1i3b
Since and lla are inverters with inverse ratios, the occurrence of daD forces node F to 1H"K.
トランジスタ６ａが導通状態になる。従って節点Ｃが”
Ｈｌから”Ｌｌになってトランジスタ７ａが遮断状態に
なって節点Ｅが”Ｈｌになり、トランスファゲートトラ
ンジスタ１ａが開いてＯＩＮの次の活性化を待つ。Transistor 6a becomes conductive. Therefore, node C is
The transition from Hl to "Ll" causes the transistor 7a to be cut off, the node E to "Hl", and the transfer gate transistor 1a opens to wait for the next activation of OIN.
以上が従来のラッチ回路動作であるが、この回路にはパ
ワーオフ、パワーオンに関して以下に述べるような欠点
がある。The above is the operation of the conventional latch circuit, but this circuit has the following drawbacks regarding power-off and power-on.
全節点が”Ｌｌの状態でパワー・オンしてｖｃｃが上昇
するが、パワー・オン後にはトランスファゲートトラン
ジスタ１ａが必ず開くように、すなわちダＸＨがＩＬｌ
のときでも節点Ｅ、ＦがｌＨｌに、節点Ｃ，Ｇが１Ｌ″
になるように各トランジスタおよび節点容量等が予め設
定されている。ところが全節点が必ずしも”Ｌｌの状態
に無い場合がある。パワー・オフした後も、各節点に電
荷が残存している場合である。例えばラッチ期間中、節
点ＣがＶＣＣレベル、節点Ｂがプート効果によってｖＣ
Ｃ以上ルヘル、節点りが（Ｖｃｃ−ＶＴＮ）レベルの状
態でパワー・オフされてＶＣＣのレベルが下がると、節
点Ｂ、Ｄに最大で（ＶＣＣ−ＶＴＮ）レベルがホールド
されてしまう。パワー・オフ期間中に節点Ｂ、Ｄのレベ
ルはリークによってさらに低下していくが、節点ＢにＶ
ＴＮ以上のレベルが残っている状態でパワー・オンされ
ＶＣＣのレベルが上昇してい（と、節点ＢにｖＴＮ以上
のレベルが残っているため節点Ｃレベルは８８図に示す
ようにＶＣＣと共に上昇して時刻ｔ９ にはＶＴＩＥの
レベルに達し、トランジスタ７ａを導通状態にする。こ
れに対し、節点ＦがＶＴ＆のレベルに達するのは時刻ｔ
ｓｔ である。従って節点Ｆの実際の波形は、節点Ｃの
レベルによりトランジスタｌｌａが導通するため、点線
で示すようになり、節点ＣをＩＬＩにすることが不可能
になる。従ってｔ、 Ｊ２１降トランジスタ７ａが導通
状態になって節点ＥがＩＬｌになり、トランスファゲー
トトランジスタ１ａが閉じて、入力クロック、ＩＩＮが
受は付けられな（なる。この状態はパワーオン時に生じ
るものであるから、機能回路１０の動作も起らずラッチ
解除クロックｐｉｏ の発生も不確実なものＫなり、ラ
ッチが解除されない状態が続くことＫなる。Power is turned on with all nodes at "Ll" and vcc rises, but after power-on the transfer gate transistor 1a is always opened, that is, da
Even when , nodes E and F are lHl and nodes C and G are 1L''
Each transistor, node capacitance, etc. are set in advance so that However, there are cases where all the nodes are not necessarily in the "Ll" state. This is the case when each node remains charged even after the power is turned off. For example, during the latch period, node C is at VCC level and node B is at the low level. vC by effect
If the power is turned off and the VCC level decreases when the node voltage is at the (Vcc-VTN) level, the maximum level (VCC-VTN) will be held at the nodes B and D. During the power-off period, the levels at nodes B and D further decrease due to leakage, but the V
The power is turned on with the level above TN remaining, and the VCC level rises (and since the level above vTN remains at node B, the node C level rises with VCC as shown in Figure 88). The node F reaches the level of VTIE at time t9, turning on the transistor 7a.On the other hand, the node F reaches the level of VT& at time t9.
It is st. Therefore, the actual waveform at node F becomes as shown by the dotted line because transistor lla becomes conductive due to the level of node C, making it impossible to set node C to ILI. Therefore, at t, the J21 drop transistor 7a becomes conductive, the node E becomes ILl, the transfer gate transistor 1a closes, and the input clock IIN is not received. This state occurs when the power is turned on. Therefore, the operation of the functional circuit 10 does not occur and the generation of the latch release clock pio is uncertain, and the state in which the latch is not released continues.
本発明は上記従来例の問題点に鑑み提案されたものであ
り、パワー・オン後の動作を確実に行うラッチ回路の提
供を目的とする。The present invention has been proposed in view of the problems of the prior art described above, and an object of the present invention is to provide a latch circuit that reliably operates after power-on.
本発明は、第１のインバータ回路と、前記第１のインバ
ータ回路の出力を入力とする第１２のインバータ回路と
、前記第２のインバータ回路の出力をゲート入力とし、
ラッカされるクロックをドレイン入力とし、ソース出力
が前記第１のインバータ回路のスイッチングトランジス
タの入力となるトランスファゲートトランジスタと、ラ
ッチ解除回路とを有するＭＯＳ トランジスタ構成のラ
ッチ回路において、ドレインが電源に接続され、ゲート
およびソースが前記第１のインバータ回路の負荷抵抗用
トランジスタの入力に接続される第１のトランジスタと
、ドレイン及びゲートが前記第１のインバータ回路の出
力に接続され、ソースが接地されている第２のトランジ
スタとを有することを特徴とする。The present invention includes a first inverter circuit, a twelfth inverter circuit whose input is the output of the first inverter circuit, and whose gate input is the output of the second inverter circuit,
In a latch circuit having a MOS transistor configuration, the latch circuit has a transfer gate transistor whose drain input is a clock to be tracked and whose source output is an input of the switching transistor of the first inverter circuit, and a latch release circuit, the drain of which is connected to a power supply. , a first transistor whose gate and source are connected to the input of the load resistor transistor of the first inverter circuit, whose drain and gate are connected to the output of the first inverter circuit, and whose source is grounded. and a second transistor.
以下図面を参照して本発明の詳細な説明する。 The present invention will be described in detail below with reference to the drawings.
第４図は本発明の実施例に係るラッチ回路の回路図であ
り、第１図と同じ符番の素子は同じものを示している。FIG. 4 is a circuit diagram of a latch circuit according to an embodiment of the present invention, and elements having the same reference numerals as in FIG. 1 indicate the same elements.
構成上、従来例のラッチ回路と異なる点はトランジスタ
１９ｂ 、Ｓｏｂを追加した点である。トランジスタ１
９ｂはそのゲートとソースが節点Ｂに接続され、トラン
ジスタ２０ｂはそのゲートとドレインが節点Ｃに接続さ
れている。The difference in configuration from the conventional latch circuit is that transistors 19b and Sob are added. transistor 1
The gate and source of transistor 9b are connected to node B, and the gate and drain of transistor 20b are connected to node C.
第５図は実施例回路の動作を説明するため各節点の動作
波形を示す図である。FIG. 5 is a diagram showing operating waveforms at each node to explain the operation of the embodiment circuit.
次にこれらの図を参照しながら実施例の動作について説
明する。パワー・オフによりＶＣＣが切断されてそのレ
ベルが接地電位レベルまで低下すると、トランジスタ１
９ｂによって節点Ｂのレベルは確実にＶＴＨのレベルま
で低下する。また節点ＣがｌＨｌのときにＶＣＣが切断
されたときもトランジスタ２０ｂによって節点Ｃのレベ
ルは確実にＶ’ｆ’Ｎまで下がり、トランジスタ１１ａ
、７ａは遮断状態となる。上記の状態はＶＣＣのフォー
ル・タイムが数１０ ｍ５ｅｃ の通常のＶＣＣ切断
時は勿論のこと、ＶＣＣのレベルが数１０μｓｅｃ
から数ｍ５ｅｃの間に低下する瞬断の場合も節点Ｂ、Ｃ
のレベルは速やかに低下させることができる。Next, the operation of the embodiment will be explained with reference to these figures. When VCC is disconnected by power-off and its level drops to the ground potential level, transistor 1
9b reliably lowers the level at node B to the VTH level. Further, even when VCC is cut off when node C is lHl, the level of node C is reliably lowered to V'f'N by transistor 20b, and transistor 11a
, 7a are in a cut-off state. The above situation occurs not only during normal VCC disconnection where the VCC fall time is several tens of m5ec, but also when the VCC level is several tens of microseconds.
In the case of an instantaneous interruption that decreases over several m5ec, nodes B and C
levels can be reduced quickly.
Ｖｃｃの切断期間が長いとき、節点Ｂ、Ｃのレベルはリ
ーク等によってＶＴＮより更に低下する。When Vcc is disconnected for a long time, the levels at nodes B and C become lower than VTN due to leakage and the like.
Ｖｃｃの切断時に節点ＢＫ最悪ＶＴＨのレベルが残り、
それが次のパワー・オンまでホールドされたとする。一
方、その間に節点Ｃのレベルはトランジスタ８ｂを通し
て零レベルになる。このような状態でパワー・オンされ
たときの各節点のレベル状態を第５図に示す。When Vcc is disconnected, the worst VTH level of node BK remains,
Suppose it is held until the next power-on. Meanwhile, the level at node C becomes zero level through transistor 8b. FIG. 5 shows the level state of each node when the power is turned on in such a state.
ｔ、。にＶＣＣが入り、そのレベルが上昇する。節点Ｃ
のレベルはＶＣＣのレベルがＶＴＮになル時刻ｔｍまで
ＶＣＣと共に上昇する。このときトランジスタ４ｂはま
だ遮断状態であり、ＶＣＣのレベルが２ＶＴＨになる時
刻１１ｍ まで続く。時刻ｔｓｔ以後節点Ｂのレベルは
第５図に示すように上昇する。しかし節点Ｃのレベルは
ＶＴＨのままで変化しない。節点Ｂのレベルが上昇し、
節点Ｃとのレベル差がＹＴＨになる時刻ｔ。以降トラン
ジスタ３ｂが導通状態になるので、節点ＣのレベルはＶ
ＣＣとともに上昇する。T. VCC enters, and its level rises. Node C
The level of VCC increases with VCC until time tm when the VCC level reaches VTN. At this time, transistor 4b is still in the cut-off state, which continues until time 11m when the level of VCC reaches 2VTH. After time tst, the level at node B increases as shown in FIG. However, the level of node C remains at VTH and does not change. The level of node B increases,
Time t when the level difference with node C becomes YTH. After that, transistor 3b becomes conductive, so the level of node C becomes V.
It increases with CC.
一方、トランジスタ１１ ａ ＋ ７ ａ ＋ ６ ａ
及び節点Ｅに注目する（第５図（ｂ）参照）。時刻ｔ、
。にＶＣＣが入り、そのレベルが上昇する。トランジス
タｌｌａが遮断状態になっているのでＷＮを越える時刻
ｔｓｔ 以降では節点Ｆのレベルは上昇シ、ＶＣＣのレ
ベルが２ＶＴＮを越えると節点ＦのレベルはＶＴＮを越
えるようになる。ＶＴｍの値は２ ＶＴＮよりも少し大
きめに設定されているとすると、節点ＦのレベルがＶｌ
に達する時刻はｔ□である。これに対し、節点Ｃのレベ
ルがｖＴＥに達する時刻は第５図（ａ）中ｔ６４ であ
り、時刻ｔｓｓ よりも遅れている。これらのことは
実際のラッチ回路では時刻ｔ６．になるとトランジスタ
６ａが導通し、第５図（ａ）の点線で示すように節点Ｃ
のレベルが確実に零。On the other hand, transistor 11 a + 7 a + 6 a
and node E (see FIG. 5(b)). Time t,
. VCC enters, and its level rises. Since the transistor lla is in the cut-off state, the level of node F rises after time tst when WN is exceeded, and when the level of VCC exceeds 2VTN, the level of node F exceeds VTN. Assuming that the value of VTm is set slightly larger than 2 VTN, the level of node F is Vl.
The time at which it reaches is t□. On the other hand, the time when the level of node C reaches vTE is t64 in FIG. 5(a), which is later than time tss. In an actual latch circuit, these things occur at time t6. When the transistor 6a becomes conductive, the node C becomes conductive as shown by the dotted line in FIG. 5(a).
The level of is definitely zero.
レベルになる。この状態になると節点ＥのｌＨｌは保証
され、トランスファゲートトランジスタ１ａが導通し、
入力クロックＯＩＮは確実に受は付けられるようになる
。become the level. In this state, lHl at node E is guaranteed, transfer gate transistor 1a becomes conductive,
The input clock OIN can now be reliably received.
以上説明したように、本発明によればパワー・オフする
ときパワー・オン時の回路状態を確実にクリアでき、ま
た再びパワー・オンするとき必ずトランスファーゲート
トランジスタを開くことができるので、常にラッチ回路
の正常の動作が可能となる。As explained above, according to the present invention, the circuit state at power-on can be reliably cleared when power is turned off, and the transfer gate transistor can always be opened when power is turned on again. normal operation is possible.
第１図は従来例に係るラッチ回路の回路図、第２図は第
１図のラッチ回路の動作を説明するためのタイミングチ
ャート、第８図はパワー・オン時の節点の動作波形を示
す図、第４図は本発明の実施例に係るラッチ回路の回路
図、第５図は第４図の実施例回路の動作を説明するため
の各節点の動作波形を示す図である。
１ ａ ｅ ２ ａ ＊ ５ ａ ＊ ６ ａ ＊ ７
ａ ｅ １１ ａ ｅ １４ａ ＊ １５ ａ ・
・・・・・・・・スレショールド電圧ＶＴＨのトランジ
スタ（弧）８ｂ、４ｂ、８ｂ、９ｂ、１２ｂ、１８ｂ、
１６ｂ、１９ｂ、２０ｂ・・・・・・スレショールド電
圧ＶＴＩＨのトランジスタ。
１０・・・・・・・・・機能回路。
１７．１８・・・・・・コンデンサ。
ダＩＮ ・・・・・・ラッチされるクロック。
ＪＩＤ・・・・・・・・・ラッチを解除するクロック。Fig. 1 is a circuit diagram of a latch circuit according to a conventional example, Fig. 2 is a timing chart for explaining the operation of the latch circuit of Fig. 1, and Fig. 8 is a diagram showing operation waveforms of nodes at power-on. , FIG. 4 is a circuit diagram of a latch circuit according to an embodiment of the present invention, and FIG. 5 is a diagram showing operation waveforms of each node for explaining the operation of the embodiment circuit of FIG. 4. 1 a e 2 a * 5 a * 6 a * 7
a e 11 a e 14a * 15 a ・
......Threshold voltage VTH transistor (arc) 8b, 4b, 8b, 9b, 12b, 18b,
16b, 19b, 20b......Threshold voltage VTIH transistors. 10...Functional circuit. 17.18... Capacitor. DIN: Clock to be latched. JID・・・・・・・・・Clock that releases the latch.
Claims (1)
の出力を入力とする第２のインバータ回路と、前記第２
のインバータ回路の出力をゲート入力とし、ラッチされ
るクロックをドレイン入力とし、ソース出力が前記第１
のインバータ回路のスイッチングトランジスタの入力と
なるトランスファゲートトランジスタと、ラッチ解除回
路とを有するＭＯＳトランジスタ構成のラッチ回路にお
いて、ドレインが電源に接続され、ゲートおよびソース
が前記第１のインバータ回路の負荷抵抗用トランジスタ
の入力に接続される第１のトランジスタと、ドレイン及
びゲートが前記第１のインバータ回路の出力に接続され
、ソースが接地されている第２のトランジスタとを有す
ることを特徴とするラッチ回路。a first inverter circuit; a second inverter circuit that receives the output of the first inverter circuit;
The output of the inverter circuit is the gate input, the latched clock is the drain input, and the source output is the first inverter circuit.
A latch circuit having a MOS transistor configuration including a transfer gate transistor serving as an input to a switching transistor of the first inverter circuit and a latch release circuit, the drain of which is connected to a power supply, and the gate and source of which are used for load resistance of the first inverter circuit. A latch circuit comprising: a first transistor connected to an input of the transistor; and a second transistor whose drain and gate are connected to the output of the first inverter circuit and whose source is grounded.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194105A JPS6171714A (en) | 1984-09-17 | 1984-09-17 | Latch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194105A JPS6171714A (en) | 1984-09-17 | 1984-09-17 | Latch circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6171714A true JPS6171714A (en) | 1986-04-12 |
Family
ID=16319015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59194105A Pending JPS6171714A (en) | 1984-09-17 | 1984-09-17 | Latch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6171714A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992003825A1 (en) * | 1990-08-28 | 1992-03-05 | Fujitsu Limited | Initializing circuit and semiconductor device using thereof |
-
1984
- 1984-09-17 JP JP59194105A patent/JPS6171714A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992003825A1 (en) * | 1990-08-28 | 1992-03-05 | Fujitsu Limited | Initializing circuit and semiconductor device using thereof |
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