JPS616869A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明１ｄＧａＡｓ高速デイジタル集積回路の製造方法
に関するものである。
に関するものである。
従来例の構成とその問題点
第１図に従来の抵抗負荷形インバータの製造方法を示す
。第１図（ａ）に示すように、半絶縁性ＧａＡｓ基板１
にＳ１イオン２をｓ ｏ ＫｅＶ で３×１０１２α
注入し、注入層３を形成する。続いてＣｖＤＳｉ、５
Ｎ４膜４を堆積し、８５０’Ｃ，３０分間熱処理を行う
１次に第１図（ｂ）に示すようにショットキゲート型電
界効果トランジスタのソース５、ドレイン６、および抵
抗の両端部７のＳｉ３Ｎ４膜３に窓を開け、ＡｕＧｅ／
Ｎｉ／ Ａｕ を蒸着しリフトオフ法によって電極を形
成する。次にショットキゲート型電界効果トランジスタ
のゲート部８の５ｉ５Ｎ４膜を除去し、Ａβを蒸着しリ
フトオフ法によってゲート電極を形成し、第１図（Ｃ）
のように連結配線９を同様にリフトオフ法で形成し、集
積回路を形成する。
。第１図（ａ）に示すように、半絶縁性ＧａＡｓ基板１
にＳ１イオン２をｓ ｏ ＫｅＶ で３×１０１２α
注入し、注入層３を形成する。続いてＣｖＤＳｉ、５
Ｎ４膜４を堆積し、８５０’Ｃ，３０分間熱処理を行う
１次に第１図（ｂ）に示すようにショットキゲート型電
界効果トランジスタのソース５、ドレイン６、および抵
抗の両端部７のＳｉ３Ｎ４膜３に窓を開け、ＡｕＧｅ／
Ｎｉ／ Ａｕ を蒸着しリフトオフ法によって電極を形
成する。次にショットキゲート型電界効果トランジスタ
のゲート部８の５ｉ５Ｎ４膜を除去し、Ａβを蒸着しリ
フトオフ法によってゲート電極を形成し、第１図（Ｃ）
のように連結配線９を同様にリフトオフ法で形成し、集
積回路を形成する。
しかし、ＧａＡｓ基板でに、基板面内および基板間に活
性化率のバラツキが多く抵抗値もバラツキ所望のインバ
ータ特性の集積回路を得ることが難しい。
性化率のバラツキが多く抵抗値もバラツキ所望のインバ
ータ特性の集積回路を得ることが難しい。
発明の目的
本発明の目的は１、抵抗負荷形インバータ回路の製造方
法において、駆動部のショットキゲート型電界効果トラ
ンジスタを形成後、負荷抵抗部をエツチングにより抵抗
値を変化させ所望のインバータ特性を得ることである。
法において、駆動部のショットキゲート型電界効果トラ
ンジスタを形成後、負荷抵抗部をエツチングにより抵抗
値を変化させ所望のインバータ特性を得ることである。
発明の構成
本発明は、半絶縁性５ａＡｓ基板上に形成された抵抗負
荷形インバータ回路の製造方法において、前記インバー
タの駆動部のショットキゲート型電界効果トランジスタ
の活性層と負荷部の抵抗領域をイオン注入で形成する工
程と、前記ショットキゲート型電界効果トランジスタの
ソース、ゲートドレイン電極部および負荷抵抗の両端の
電極を形成する工程後、前記負荷抵抗部を少なくとも１
部の表面からエツチングし、抵抗値を調整する工程によ
り、所望のインバータ特性が得られることを特徴とする
半導体装置の製造方法で、基板間の活性化率に対応して
エツチング量を変化させ、基板間のバラツキを抑える。
荷形インバータ回路の製造方法において、前記インバー
タの駆動部のショットキゲート型電界効果トランジスタ
の活性層と負荷部の抵抗領域をイオン注入で形成する工
程と、前記ショットキゲート型電界効果トランジスタの
ソース、ゲートドレイン電極部および負荷抵抗の両端の
電極を形成する工程後、前記負荷抵抗部を少なくとも１
部の表面からエツチングし、抵抗値を調整する工程によ
り、所望のインバータ特性が得られることを特徴とする
半導体装置の製造方法で、基板間の活性化率に対応して
エツチング量を変化させ、基板間のバラツキを抑える。
実施例の説明
第２図（ａ）〜（ｄ）に本発明の第１の実施例の製造工
程を示す。第２図（ａ）に示すように半絶縁性ＧａＡｓ
基板２１にＳ１イオン２２を５０に６ Ｖで３×１ｏｃ
ｍ 選択イオン注入し、注入層２３を形成すル。続Ｖ
ｌ ””ＣＧ Ｖ Ｄ ３１３Ｎ ４ 膜２４を堆し
、８５σｑＳｏ分間、Ａｒ雰囲気中で熱処理を行う。次
に第２図（ｂ）に示すようにショットキゲート型電界効
果トランジスタのソース電極２５、ドレイン電極２６お
よび抵抗の両端電極２７を形成するためにＳｉ３Ｎ４膜
２４に窓２５’、 ２６’、 ２７′を開け、Ａｕ−Ｇ
ｅ／Ｎｉ／ムＵを蒸着しリフトオフ法によって電極を形
成する。第２図（Ｃ）に示すようにショットキゲート型
電界効果トランジスタのゲート電極２８を形成する為に
Ｓｉ３Ｎ４膜に窓２８′を開け、Ａ４を蒸着してリフト
オフ法によりゲート電極を形成する。連結配線２９ ｆ
Ｔ ｉ／Ｐ ｔ／ムＵを蒸着し、リフトオフ法によっ
て形成する。
程を示す。第２図（ａ）に示すように半絶縁性ＧａＡｓ
基板２１にＳ１イオン２２を５０に６ Ｖで３×１ｏｃ
ｍ 選択イオン注入し、注入層２３を形成すル。続Ｖ
ｌ ””ＣＧ Ｖ Ｄ ３１３Ｎ ４ 膜２４を堆し
、８５σｑＳｏ分間、Ａｒ雰囲気中で熱処理を行う。次
に第２図（ｂ）に示すようにショットキゲート型電界効
果トランジスタのソース電極２５、ドレイン電極２６お
よび抵抗の両端電極２７を形成するためにＳｉ３Ｎ４膜
２４に窓２５’、 ２６’、 ２７′を開け、Ａｕ−Ｇ
ｅ／Ｎｉ／ムＵを蒸着しリフトオフ法によって電極を形
成する。第２図（Ｃ）に示すようにショットキゲート型
電界効果トランジスタのゲート電極２８を形成する為に
Ｓｉ３Ｎ４膜に窓２８′を開け、Ａ４を蒸着してリフト
オフ法によりゲート電極を形成する。連結配線２９ ｆ
Ｔ ｉ／Ｐ ｔ／ムＵを蒸着し、リフトオフ法によっ
て形成する。
続いて第２図（ｄ）のように負荷抵抗部のＳｉ３Ｎ４膜
２４に窓３ｏを開け、リン酸：過酸化水素水：水＝３：
１：２０の割合の水溶液でエツチングする工程と、端子
３１Ｖｃ電源電圧２ｖ印加し、端子３２を接地し、端子
３３に一〇、Ｉ Ｖがら１．○Ｖまで変化σせて印加し
、その際の端子３４の出方電圧を測定する工程をくり返
しながら、負荷抵抗値を変化させ、所望のインバータ特
性を得ることが出来た。捷だ、各基板ごとにエツチング
するため、基板間のバラツキも減少した。
２４に窓３ｏを開け、リン酸：過酸化水素水：水＝３：
１：２０の割合の水溶液でエツチングする工程と、端子
３１Ｖｃ電源電圧２ｖ印加し、端子３２を接地し、端子
３３に一〇、Ｉ Ｖがら１．○Ｖまで変化σせて印加し
、その際の端子３４の出方電圧を測定する工程をくり返
しながら、負荷抵抗値を変化させ、所望のインバータ特
性を得ることが出来た。捷だ、各基板ごとにエツチング
するため、基板間のバラツキも減少した。
次に本発明の第２の実施例について説明するｅ第２の実
施例でばＧａＡｓ基板のエツチングにＣＣｄ。
施例でばＧａＡｓ基板のエツチングにＣＣｄ。
のプラズマエツチング法を用いた。第３図に第２の実施
例に用いた平行平板型プラズマエツチング装置４１の概
略図を示す。４２は真空室、４３げアノード電極、４４
にカソード電極、４５汀ＧａＡｓ基板、４６げガス導入
部、４７はガス導出部、４８は高周波電源、４９はプロ
ーブ針、６０は外部端子である。試料としては前述の第
１の実施例で用いた第２図（Ｃ）のＧａＡｓ基板を用い
た。捷ずＧａＡｓ基板４６を平行平板型プラズマエツチ
ング装置４１のテフロンコートしたカソード電極４４上
に配置し、次Ｖ）で第２図（ｃ）に示したソース電極２
５、ゲート電極２８、連結配線２９、抵抗端部電極２７
にそれぞれ先端部のみをテフロンでコートしたグローブ
針４９を走てる。次に前記基板２１を配置した真空室４
２を真空にひき、真空室４２内にガス導入部４６よｐ
ｃｒ４４ガスを導入する。真空室４２内が所定の真空度
５．６ Ｘ １０””Ｔｏｒｒに到達した後、上述した
プローブ針４９からプラズマエツチング装置４１外に導
出された外部端子５０にそれぞれ電源およびオシロスコ
ープを接続した状態で高周波電源４８をオンにし、アノ
ード電極４３およびカソード電極４４間に高周波電力１
６０Ｗを印加し、ＧａＡＳ基板４５表面の露出した負荷
抵抗部を、前記オシロスコープ上に描かれた抵抗負荷形
インバータ回路のインバータ特性を観測しつつエツチン
グする。インバータ特性が所望の特性になったところで
前記高周波電源をオツにし、ＧａＡｓ基板４６を真空室
４２内から取り出す。以上の第２の実施例によるとイン
バータ特性を観測しつつ同時に負荷抵抗部のエツチング
が行われるので、工程の短縮、インバータ特性のより精
密なコントロールなどが更に可能となる。
例に用いた平行平板型プラズマエツチング装置４１の概
略図を示す。４２は真空室、４３げアノード電極、４４
にカソード電極、４５汀ＧａＡｓ基板、４６げガス導入
部、４７はガス導出部、４８は高周波電源、４９はプロ
ーブ針、６０は外部端子である。試料としては前述の第
１の実施例で用いた第２図（Ｃ）のＧａＡｓ基板を用い
た。捷ずＧａＡｓ基板４６を平行平板型プラズマエツチ
ング装置４１のテフロンコートしたカソード電極４４上
に配置し、次Ｖ）で第２図（ｃ）に示したソース電極２
５、ゲート電極２８、連結配線２９、抵抗端部電極２７
にそれぞれ先端部のみをテフロンでコートしたグローブ
針４９を走てる。次に前記基板２１を配置した真空室４
２を真空にひき、真空室４２内にガス導入部４６よｐ
ｃｒ４４ガスを導入する。真空室４２内が所定の真空度
５．６ Ｘ １０””Ｔｏｒｒに到達した後、上述した
プローブ針４９からプラズマエツチング装置４１外に導
出された外部端子５０にそれぞれ電源およびオシロスコ
ープを接続した状態で高周波電源４８をオンにし、アノ
ード電極４３およびカソード電極４４間に高周波電力１
６０Ｗを印加し、ＧａＡＳ基板４５表面の露出した負荷
抵抗部を、前記オシロスコープ上に描かれた抵抗負荷形
インバータ回路のインバータ特性を観測しつつエツチン
グする。インバータ特性が所望の特性になったところで
前記高周波電源をオツにし、ＧａＡｓ基板４６を真空室
４２内から取り出す。以上の第２の実施例によるとイン
バータ特性を観測しつつ同時に負荷抵抗部のエツチング
が行われるので、工程の短縮、インバータ特性のより精
密なコントロールなどが更に可能となる。
また本実施例では平行平板型プラズマエツチング法を用
いたので、基板内、基板間の特性バラツキも著しく減少
した。
いたので、基板内、基板間の特性バラツキも著しく減少
した。
なお以上の実施例でに平行平板型プラズマエツチング装
置を用いたが、それに限られるものでになく一般にドラ
イエツチング装置でも同様の効果が発揮される。
置を用いたが、それに限られるものでになく一般にドラ
イエツチング装置でも同様の効果が発揮される。
発明の効果
本発明の製造方法により、各基板ごとに所望のインバー
タ特性を得ることができ、基板間のバラツキを抑えるこ
とができた。
タ特性を得ることができ、基板間のバラツキを抑えるこ
とができた。
第１図（２Ｌ）〜＜Ｃ）Ｕインバータ回路の従来例の製
造方法を示す製造工程図、第２図（ａ−）〜（ｄ）に本
発明の半導体装置の製造方法の第１の実施例を示す製造
工程図、第３図は本発明の第２の実施例を示すプラスマ
エソチング装置の概略図である。 ２１・・・・半絶縁性Ｇ４Ａｓ基板、２２・ ・Ｓｉイ
オン注入、２３・・・・・注入層、２４・・・・５ｉ５
Ｎ４膜、２５・・・・・ソース電極、２６・ ドレイン
電極、２７・・・ 抵抗端部電極、２８・ ・ゲート電
極、２９・・・・・連結配線、３ｏ・・・・エツチング
部、３１゜３２．３３．３４・・・・・端子、４１・・
プラズマエノチンダ装置、４２・ ・真空室、４３・・
・・アノード電極、４４・・・カソード電極、４５・・
・・ＧａＡｓ基板、４９・・・・・・プローブ針、６Ｑ
・ 外部端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
造方法を示す製造工程図、第２図（ａ−）〜（ｄ）に本
発明の半導体装置の製造方法の第１の実施例を示す製造
工程図、第３図は本発明の第２の実施例を示すプラスマ
エソチング装置の概略図である。 ２１・・・・半絶縁性Ｇ４Ａｓ基板、２２・ ・Ｓｉイ
オン注入、２３・・・・・注入層、２４・・・・５ｉ５
Ｎ４膜、２５・・・・・ソース電極、２６・ ドレイン
電極、２７・・・ 抵抗端部電極、２８・ ・ゲート電
極、２９・・・・・連結配線、３ｏ・・・・エツチング
部、３１゜３２．３３．３４・・・・・端子、４１・・
プラズマエノチンダ装置、４２・ ・真空室、４３・・
・・アノード電極、４４・・・カソード電極、４５・・
・・ＧａＡｓ基板、４９・・・・・・プローブ針、６Ｑ
・ 外部端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (2)
- （１）半絶縁性ＧａＡｓ基板上に形成された抵抗負荷形
インバータ回路の製造に際し、前記インバータの駆動部
のショットキゲート型電界効果トランジスタの活性層と
負荷部の抵抗領域をイオン注入で形成する工程と、前記
ショットキゲート型電界効果トランジスタのソース、ゲ
ート、ドレイン電極部および負荷抵抗の両端の電極を形
成する工程と、前記負荷抵抗部を少なくとも１部の表面
からエッチングする工程とを有し、所望のインバータ特
性を得ることを特徴とする半導体装置の製造方法。 - （２）ドライエッチング法により抵抗負荷形インバータ
回路のインバータ特性を観測しつつ、前記負荷抵抗部を
少なくとも１部の表面からエッチングすることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127064A JPS616869A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127064A JPS616869A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS616869A true JPS616869A (ja) | 1986-01-13 |
Family
ID=14950690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127064A Pending JPS616869A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616869A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161657A (ja) * | 1986-12-25 | 1988-07-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2021121098A (ja) * | 2016-04-28 | 2021-08-19 | ▲寧▼波舜宇光▲電▼信息有限公司 | 撮像モジュール及びそのモールディング感光アセンブリ、モールディング感光アセンブリの半製品及び製造方法並びに電子機器テ |
-
1984
- 1984-06-20 JP JP59127064A patent/JPS616869A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161657A (ja) * | 1986-12-25 | 1988-07-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2021121098A (ja) * | 2016-04-28 | 2021-08-19 | ▲寧▼波舜宇光▲電▼信息有限公司 | 撮像モジュール及びそのモールディング感光アセンブリ、モールディング感光アセンブリの半製品及び製造方法並びに電子機器テ |
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