JPS616721A - One-chip microcontroller - Google Patents
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- JPS616721A JPS616721A JP59128021A JP12802184A JPS616721A JP S616721 A JPS616721 A JP S616721A JP 59128021 A JP59128021 A JP 59128021A JP 12802184 A JP12802184 A JP 12802184A JP S616721 A JPS616721 A JP S616721A
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- Direct Current Feeding And Distribution (AREA)
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Abstract
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は、例えばマイクロコンピュータ、マイクロプ
ロセッサ等を１千・ノブの半導体集積回路で構成した１
チツプマイクロコントローラに係り、特に電源電圧の変
動による内部回路素子の誤動作防止を内部で行なえるよ
うに改良したものに関する。DETAILED DESCRIPTION OF THE INVENTION (Technical Field of the Invention) The present invention relates to a microcomputer, a microprocessor, etc. that is constructed of a 1,000-knob semiconductor integrated circuit.
The present invention relates to a chip microcontroller, and particularly to a chip microcontroller that has been improved to internally prevent malfunctions of internal circuit elements due to fluctuations in power supply voltage.
（発明の背景技術とその問題点）
従来より、マイクロコンピュータ、マイクロプロセッサ
等を１チツプのＣ−ＭＯ３半導体集積回路で構成した１
チソプマイクロコンレコ一ラ番よ、同一半導体基板上に
クロ・ツク発生回路、フログラムメモリ （ＲＯＭ）、
データメモリ （ＲＡＭ）、演算部（ＡＬＵ）、入出力
制御部（Ｉｌｏ）等の回路素子を組込んで構成され、外
部から供給される電源により駆動されるようになされて
いる。(Background art of the invention and its problems) Conventionally, microcomputers, microprocessors, etc. have been constructed using a single C-MO3 semiconductor integrated circuit.
Chisop Microcontroller's number one, clock generation circuit, program memory (ROM), on the same semiconductor substrate.
It is constructed by incorporating circuit elements such as a data memory (RAM), an arithmetic unit (ALU), and an input/output control unit (Ilo), and is driven by an externally supplied power source.
ところで、上記のような従来の１チツプマイクロコント
ローラは、電源電圧の降下時には与えられたクロック周
波数に対して決まる下限動作電圧以下になると上記各部
の動作保証ができなくなるため、外部の電源電圧検出回
路がら発生される割込み処理信号およびリセット信号に
より割込み処理によるデーたを回避して回路の誤動作を
防止すると共に、内部回路素子部をリセットし、内部状
態の初期化をするようになされている。しかしながら、
このようなｌチップマイクロコントローラでは、必然的
に外付けのマイクロコントローラを制御する電源電圧検
出回路が必要となり、・またこの電源型圧検出回から出
力される割込み処理信号およびリセット信号等を入力す
るため入力端子も必要となるばかりでなく、内部に複雑
な割込み処理回路が必要となって、内部回路素子部の構
成が複雑になってしまう。By the way, in the conventional one-chip microcontroller as described above, when the power supply voltage drops and the operating voltage drops below the lower limit operating voltage determined for the given clock frequency, the operation of the above parts cannot be guaranteed, so an external power supply voltage detection circuit is required. The interrupt processing signal and reset signal generated during the interrupt processing avoid data caused by the interrupt processing to prevent malfunction of the circuit, and also reset the internal circuit element section and initialize the internal state. however,
Such an L-chip microcontroller inevitably requires a power supply voltage detection circuit to control the external microcontroller, and also inputs interrupt processing signals, reset signals, etc. output from this power supply voltage detection circuit. Therefore, not only an input terminal is required, but also a complicated interrupt processing circuit is required internally, resulting in a complicated configuration of the internal circuit element section.
（発明の目的）
この発明は上記のような問題を改善するためになされた
もので、電源電圧変動時の制御信号を入力するための端
子を設けることなく、内部で電源電圧の変動よる内部回
路素子の誤動作防止を行なうことのでき、さらに内部に
複雑な割込み処理回路を設ける必要のない１チツプマイ
クロコントローラを提供することを目的とする。(Purpose of the Invention) This invention was made to improve the above-mentioned problems, and the present invention does not require a terminal for inputting control signals when the power supply voltage fluctuates; It is an object of the present invention to provide a one-chip microcontroller that can prevent malfunction of elements and does not require a complicated internal interrupt processing circuit.
（発明の概要）
すなわち、この発明に係る１チツプマイクロコントロー
ラは、半導体基板上に内部回路素子部を形成し、この内
部回路素子部に対してクロック発生回路から第１クロッ
ク周波数かあるいはより低い周波数の第２クロック周波
数を選択して駆動クロック信号を供給し、上記半導体基
板に対して設けられる電源端子を外部の電源に接続し、
上記電源端子からの電源電圧を第１の電源電圧検出回路
に供給し、この第１の電源電圧検出回路により電源電圧
が上記第１のクロ・ツク周波数において、上記内部回路
素子部の安定動作を保証する第１の下限基準電圧ＶＳ以
下となる状態を検出して上記クロック発生回路に対して
第２のクロック周波数を選択する信号を発生させ、上記
電源端子からの電源電圧を第２の電源電圧検出回路に供
給し、この第２の電源電圧検出回路により電源電圧が第
２のクロック周波数における上記内部回路素子部の動作
状態保証最低電圧ｖＴよりやや高くその動作状態保持を
保証できる第２の下限基準電圧Ｖｒ以下となる状態を検
出してリセット信号を発生させ、このリセット信号の発
生に応じて上記内部回路素子部を初期状態に設定するよ
うにしたものである。(Summary of the Invention) In other words, the one-chip microcontroller according to the present invention has an internal circuit element section formed on a semiconductor substrate, and a clock generation circuit transmits a first clock frequency or a lower frequency to the internal circuit element section. selecting a second clock frequency to supply a driving clock signal, and connecting a power supply terminal provided to the semiconductor substrate to an external power supply;
The power supply voltage from the power supply terminal is supplied to a first power supply voltage detection circuit, and the power supply voltage is controlled by the first power supply voltage detection circuit to ensure stable operation of the internal circuit element section at the first clock frequency. A state in which the guaranteed first lower limit reference voltage VS or less is detected is detected, and a signal for selecting a second clock frequency is generated for the clock generation circuit, and the power supply voltage from the power supply terminal is changed to the second power supply voltage. A second lower limit is supplied to the detection circuit, and the power supply voltage is set by the second power supply voltage detection circuit to be slightly higher than the minimum voltage vT for guaranteeing the operating state of the internal circuit element section at the second clock frequency, and is capable of guaranteeing that the operating state is maintained. A reset signal is generated by detecting a state where the voltage is lower than the reference voltage Vr, and the internal circuit element section is set to an initial state in response to the generation of this reset signal.
（発明の実施例）
以下、図面を参照してこの発明の一実施例を詳細に発明
する。(Embodiment of the Invention) Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
第１図はその構成を示すもので、このｌチップマイクロ
コントローラは、Ｖｄｄ電源１１に接続される電源端子
ＰＬ、Ｐ２、クロック周波数調整用の外付抵抗Ｒ１を接
続するためのクロック制御用端子Ｐ３．Ｐ４を備え、さ
らにテスト信号３ｔを入力するための端子Ｐ５、データ
入力用の端子ＰＡＯ〜ＰＡ６、データ入出力用の端子Ｐ
ＢＯ〜ＰＢ７を有している。FIG. 1 shows its configuration. This l-chip microcontroller has power terminals PL and P2 connected to a Vdd power supply 11, and a clock control terminal P3 to which an external resistor R1 for clock frequency adjustment is connected. ．． P4, and further includes a terminal P5 for inputting the test signal 3t, terminals PAO to PA6 for data input, and a terminal P for data input/output.
It has BO to PB7.
また、この１チツプマイクロコントローラは、第１の電
源電圧検出回路１２および第２の電源電圧検出回路１３
からなり電源電圧監視手段を備えると共に、上記外付抵
抗Ｒ１が接続される内蔵キャパシタＣＩ、インバータＩ
ｎＶ１、Ｉ ｎｖ２、Ｉｎｖ３よりなる第１のクロック
周波数ｆＯを生成するクロック発生回路１４と上記クロ
ック発生回路１４により生成されるクロック周波数ｆＯ
を８分周することにより、より低い周波数の第２のクロ
ック周波数ｆＯ／８を生成するクロ・ツク分周回路３２
と、このクロック発生回路１４からのクロック信号ｆＯ
あるいは、分周回路３２からのクロックｆＯ／８のいず
れかがアンドオアゲートＧ１とインバータＩｎｖ４とに
より構成されるクロック選択回路２８を経て、２相りロ
ック発生回路１５で駆動用２相クロツク信号φａ、φｂ
を発生するようになされている。Further, this one-chip microcontroller includes a first power supply voltage detection circuit 12 and a second power supply voltage detection circuit 13.
and a built-in capacitor CI to which the external resistor R1 is connected, and an inverter I.
A clock generation circuit 14 that generates a first clock frequency fO consisting of nV1, Inv2, and Inv3, and a clock frequency fO generated by the clock generation circuit 14.
A clock frequency divider circuit 32 generates a lower second clock frequency fO/8 by dividing the frequency by 8.
and the clock signal fO from this clock generation circuit 14.
Alternatively, one of the clocks fO/8 from the frequency dividing circuit 32 passes through the clock selection circuit 28 composed of an AND-OR gate G1 and an inverter Inv4, and the two-phase lock generation circuit 15 generates the driving two-phase clock signal φa. ,φb
It is designed to occur.
そして、この１チツプマイクロコントローラは、上記２
相クロ、り発生回路１５からのクロック信号φａ、φｂ
で駆動される内部回路を備えるもので、この内部回路は
、例えばプログラムカウンタ】６、プログラムメモリ（
ＲＯＭ）１７、命令デコーダ（ＩＲＱ）１８、アドレス
バッファ１９、テストモード制御回路２０．演算部（Ａ
ＬＵ）２１、リザルトレジスタ（ＲＲ）２２、データメ
モリ （ＲＡＭ＞２３、アドレスデコーダ２４、特殊カ
ウンタ群２５、λカポート（ＰＡ）２６、入出力ボート
（ＰＢ）２７で構成され、各ブロックの駆動制御信号は
制御ハス２９を介して、アドレス信号はアドレスバス３
０を介して、データ信号はデータバス３１を介して転送
される。このような内部回路は、ダイナミンク回路で構
成され、１チツプ化されてなるものである。And, this one-chip microcontroller is
Clock signals φa and φb from the phase black and red generation circuit 15
This internal circuit includes, for example, a program counter]6, a program memory (
ROM) 17, instruction decoder (IRQ) 18, address buffer 19, test mode control circuit 20. Arithmetic unit (A
Consists of LU) 21, result register (RR) 22, data memory (RAM>23, address decoder 24, special counter group 25, λ port (PA) 26, input/output board (PB) 27, and controls the drive of each block. The signal passes through the control bus 29, and the address signal passes through the address bus 3.
0, data signals are transferred via data bus 31. Such an internal circuit is composed of a dynamic circuit and is integrated into a single chip.
ここで、上記第１の電源電圧検出回路１２は、前記電源
１１の出力電圧Ｖｄｄが第１クロック周波数ｆＯにおい
て内部回路の安定動作を保証し得る最低電圧ＶＳ（以下
、第１の下限基準電圧とする）より下がったか否かを検
出するもので、ＶｄｄｄＶＳにおいて、″０″理論レベ
ルとなるクロック発生停止信号ａを発生する。このクロ
ック発生停止信号ａは、上記クロック選択回路２８のア
ンドオアゲートＧ１とＩ ｎｖ４とに供給される。Here, the first power supply voltage detection circuit 12 detects that the output voltage Vdd of the power supply 11 is a minimum voltage VS (hereinafter referred to as a first lower limit reference voltage) that can guarantee stable operation of the internal circuit at the first clock frequency fO. It detects whether or not the voltage has fallen below the voltage VdddVS, and generates a clock generation stop signal a that has a theoretical level of "0" at VdddVS. This clock generation stop signal a is supplied to the AND-OR gates G1 and Inv4 of the clock selection circuit 28.
また、第２の電源電圧検出回路１３は、上記電源電圧Ｖ
ｄｄ力５第５第クロック周波数ｆＯ／８において内部回
路の動作状態を保証し得る最低電圧■ｒ （以下、第２
の下限基準電圧とする）より下がったか否かを検出する
もので、ＶｄｄｄＶｒにおいて”１”理論レベルとなる
リセット信号すを発生する。このリセット信号は、制御
バス２９を介して上記内部回路の必要なブロックへ供給
される。Further, the second power supply voltage detection circuit 13 detects the power supply voltage V
dd force 5 The lowest voltage ■r that can guarantee the operating state of the internal circuit at the fifth clock frequency fO/8 (hereinafter referred to as the second
It detects whether or not the voltage has fallen below the lower limit reference voltage of VdddVr, and generates a reset signal that has a theoretical level of "1" at VdddVr. This reset signal is supplied via the control bus 29 to the necessary blocks of the internal circuit.
そして、上記クロック発生回路１４は、インバータＩｎ
ｖｌの論理スレショールド電圧、外付抵抗Ｒ１の抵抗値
および内蔵キャパシタＣ１の容量値で周波数が決定され
る。ＣＲ発振によるクロックを発生するものである。Then, the clock generation circuit 14 includes an inverter In
The frequency is determined by the logic threshold voltage of vl, the resistance value of external resistor R1, and the capacitance value of built-in capacitor C1. A clock is generated by CR oscillation.
このクロック発生回路１４の出力クロンク２相クロック
発生回路１５に供給される。この２相りロック発生回路
１５は、上記発振回路１４の出力クロックからオーバー
ランプのない２つの内部クロックφａ、φｂを発生する
ものである。この２つの内部クロックφａ、φｂは、ダ
イナミ・ツク回路構成の内部回路の各ブロックを駆動す
るためのもので、図示しないが各ブロックに供給される
ようになされている。The output of this clock generation circuit 14 is supplied to a clock two-phase clock generation circuit 15. This two-phase lock generation circuit 15 generates two internal clocks φa and φb without overramp from the output clock of the oscillation circuit 14. These two internal clocks φa and φb are for driving each block of the internal circuit of the dynamic circuit configuration, and are supplied to each block, although not shown.
なお、上記プログラムカウンタ１６は、上記内部クロッ
クφａによりカウンタア・ノブするもので、その出力は
アドレス信号としてプログラムメモリ１７に供給される
。このプログラムメモリ１７は、上記アドレス信号に応
じて命令内容を指定するもので、その出力は１２ビツト
からなり、上位４ビ・７トが命令内容として命令デコー
ダ１８を介して制御バス２９に供給され、下位８ビツト
がオペランドのアドレスとしてアドレスバッファ１９を
介してアドレスバス３０に供給される。また、上記演算
部２１は、リガルトレジスタ２２と共にいわゆるアキュ
ミレータを構成するものである。また、上記データメモ
リ２３には特殊バス３２を介して特殊カウンタ２５のカ
ウント出力か供給されるようになされている。The program counter 16 is operated by the internal clock φa, and its output is supplied to the program memory 17 as an address signal. This program memory 17 specifies the instruction content according to the address signal, and its output consists of 12 bits, and the upper 4 bits and 7 bits are supplied to the control bus 29 via the instruction decoder 18 as the instruction content. , the lower 8 bits are supplied to the address bus 30 via the address buffer 19 as the address of the operand. Further, the arithmetic unit 21 and the regalt register 22 constitute a so-called accumulator. Further, the count output of a special counter 25 is supplied to the data memory 23 via a special bus 32.
上記のような構成において、以下その動作について説明
する。The operation of the above configuration will be described below.
一般的にＭＯ３型半導体集積回路の動作周波数と動作電
源電圧範囲は第２図のようになって（７入る。Generally, the operating frequency and operating power supply voltage range of an MO3 type semiconductor integrated circuit are as shown in FIG.
すなわち、成る周波数ｆＯにおける最低動作電圧はｖｍ
ｉ ｎであり、Ｖｍｉｎ以上では正寓に動作スルが、
Ｖｍｉｎ以下では誤動作してしまう。動作周波数と最低
作動電圧は比例関係にある。That is, the lowest operating voltage at the frequency fO is vm
i n, and above Vmin, it does not work properly,
If it is below Vmin, it will malfunction. There is a proportional relationship between the operating frequency and the minimum operating voltage.
このマイクロコントローラは、クロ・ツク周波数ｆｏに
おける下限安定動作電圧Ｖ ｍ ｉ ｎとすると、電源
電圧ＶｄｄがＶｍｉｎ電圧以下となるとき正常な動作を
保証することができなくなるので、クロックを周波数ｆ
ｏから「０／８に切り替える第１の下限基準電圧レベル
をＶＳ、リセ・）ｌ−信号すを発生させ第２の下限基準
電圧レベルをＶｒとして、ＶＳ＞Ｖｍｉｎ＞Ｖｒに設定
することにより、電源電圧Ｖｄｄの立ち上がり時や電圧
変動による電圧降下時に発生する誤動作を防止するよう
番こしたものである。In this microcontroller, if the lower limit stable operating voltage Vmin at the clock frequency fo is set, normal operation cannot be guaranteed when the power supply voltage Vdd becomes lower than the Vmin voltage.
The first lower limit reference voltage level to be switched from o to 0/8 is set to VS, and the second lower limit reference voltage level is set to Vr by generating a signal S and setting VS>Vmin>Vr. This arrangement is made to prevent malfunctions that occur when the power supply voltage Vdd rises or when the voltage drops due to voltage fluctuations.
すなわち、電源電圧Ｖｄｄの立ち上がり時において、Ｏ
（Ｖ）＜Ｖｄｄ≦ＶｒＯ間では、第２の電源電圧検出回
路１３が作動してリセ７）信号すをプログラムカウンタ
１６および制御ハス２９を介して他の必要なブロックに
供給し、そのプログラムカウンタ１６および各ブロック
を初期化する。That is, when the power supply voltage Vdd rises, O
(V)<Vdd≦VrO, the second power supply voltage detection circuit 13 is activated and supplies the reset signal 7) to other necessary blocks via the program counter 16 and control hash 29, and the program counter 16 and initialize each block.
このとき、Ｖｄｄ＜ＶＳであるため、第１の電源電圧検
出回路１２がこれを検出してクロック選択信号ａを発生
出力しており、このクロック選択信号ａが０”論理レベ
ルであることにより、クロック選択回路２８からは電源
電圧が低い領域でも保証できるクロック周波数ｆ Ｏ／
８が選択されて、２相クロツクφａ、φｂが供給される
。また、■ｒ＜Ｖｄｄ≦ＶＳの間では、上記第２の電源
電圧検出回路１３によるリセットが解除されるが、第１
の電源電圧検出回路１２が作動してクロック選択信号ａ
を発生出力しているため、クロック選択回路２８は低い
周波数ｆ Ｏ／８を選択しており、このマイクロコント
ローラは動作状態を保証されている。今の状態では、リ
セット状態を保持している。そして、Ｖ ｄ ｄ ＞
ｖ ３となったとき、上記第１の電源電圧検出回路１２
がこれを検出してクロック選択信号ａの出力を”１″論
理レベルにするため、クロック選択回路２８によりクロ
ック周波数ｆＯが選択される。これによって、このマイ
クロコントローラは完全に動作状態となる。At this time, since Vdd<VS, the first power supply voltage detection circuit 12 detects this and generates and outputs the clock selection signal a, and since this clock selection signal a is at the 0'' logic level, The clock selection circuit 28 selects a clock frequency fO/ that can be guaranteed even in a region where the power supply voltage is low.
8 is selected and two-phase clocks φa and φb are supplied. Further, in the range ■r<Vdd≦VS, the reset by the second power supply voltage detection circuit 13 is released, but the reset by the first power supply voltage detection circuit 13 is canceled.
The power supply voltage detection circuit 12 operates to output the clock selection signal a.
Since the clock selection circuit 28 selects the low frequency f O/8, the microcontroller is guaranteed to operate. In its current state, it is held in a reset state. And V d d >
v 3, the first power supply voltage detection circuit 12
detects this and sets the output of the clock selection signal a to the "1" logic level, so the clock frequency fO is selected by the clock selection circuit 28. This makes the microcontroller fully operational.
次に、電源電圧Ｖｄｄ降下時において、電源電圧Ｖｄｄ
が降下してＩＶｄｄ≦ＶＳとなると、第１の電源電圧検
出回路１２がこれを検出してクロック発生停止信号ａと
して論理レベル”０”を発生出力し、クロック選択回路
２８により低い周波数ｆＯ／８を選択し、継続して安定
的に続けるため、低電圧においてもこのマイクロコント
ローラは動作していた状態を保証し続ける。このとき、
マイクロコントローラはクロック周波数が正富時のｆＯ
からｆ Ｏ／８に低下するため、たとえばタイマー動作
のようにクロック周波数に依存するものは多少乱れるが
、殆んどのブロックの状態については、状態の保証がで
きる。しかる後、Ｖｄｄ＞ＶＳとなると、その状態から
再び動作を開始するようになる。このようにして、短時
間の電源電圧降下に対しては、実用上全く問題のない動
作を行なう。そして、電源電圧ＶｄｄがＶｄｄ≦Ｖｒま
で降下すると、第２の電源電圧検出回路１３がこれを検
出してリセット信号すを発生出力するようになり、これ
によって信号すを発生出力するようになり、これによっ
てマイクロコントローラは初期化されるようになる。Next, when the power supply voltage Vdd drops, the power supply voltage Vdd
falls and becomes IVdd≦VS, the first power supply voltage detection circuit 12 detects this and generates and outputs a logic level "0" as the clock generation stop signal a, and the clock selection circuit 28 selects a lower frequency fO/8. The microcontroller continues to operate stably even at low voltages. At this time,
The microcontroller has fO when the clock frequency is Masatomi.
Since the clock frequency decreases from f O/8, things that depend on the clock frequency, such as timer operations, are slightly disturbed, but the states of most blocks can be guaranteed. Thereafter, when Vdd>VS, the operation starts again from that state. In this way, the device can operate without any practical problems even when the power supply voltage drops for a short period of time. Then, when the power supply voltage Vdd drops to Vdd≦Vr, the second power supply voltage detection circuit 13 detects this and starts generating and outputting a reset signal S, thereby generating and outputting a signal S. This will initialize the microcontroller.
ここで、上記第１の電源電圧検出回路１２は、Ｄ型Ｖフ
リップフロップＦＦなどでクロック発生回路１４からの
クロックに同期して駆動することにより、このマイクロ
コントローラがＶｄｄ＞ＶＳで正常に動作しているとき
に不意にＶｄｄ≦■Ｓとなった場合に、無条件にクロッ
クを切り替えるのではなく、現状の命令実行を終えて次
のクロックサイクルに移るときにクロックを停止させる
ようになされている。これにより、命令実行に必要な最
少クロック時間幅を常に確保している。Here, the first power supply voltage detection circuit 12 is driven by a D-type V flip-flop FF or the like in synchronization with the clock from the clock generation circuit 14, so that the microcontroller operates normally when Vdd>VS. If Vdd≦S suddenly occurs while the clock is running, instead of switching the clock unconditionally, the clock is stopped when the current instruction is finished and the next clock cycle begins. . This always ensures the minimum clock time width necessary for instruction execution.
このような本来の動作時のクロック周波数ｆＯにおけ電
源電圧Ｖｄｄに関する動作保証の下限は一般的には７ｍ
ｉ ｎレベルであるか、上記マイクロコントローラで
は自動的にクロック低下させ状態保証させることにより
、見掛は上火幅に低く設定することができ、第２の下限
基準電圧Ｖｒレベルまで動作を保証することができるも
のである。The lower limit of guaranteed operation regarding the power supply voltage Vdd at the clock frequency fO during such original operation is generally 7m.
The above microcontroller automatically lowers the clock to guarantee the state, so that the apparent upper limit can be set low, and operation is guaranteed up to the second lower limit reference voltage Vr level. It is something that can be done.
さらに、上記実施例について具体的な数値を用いて説明
する。Furthermore, the above embodiment will be explained using specific numerical values.
第１の下限基準電圧ＶＳは約４．０（Ｖ）、第２の下限
基準電圧Ｖｒは約２．０（Ｖ）と設定しである。また、
リセットが実際に働く動作状態保証最低電圧ｖＴは、約
１．５（Ｖ）である。またＰ５端子に外部からテスト信
号を印加して第１の電源電圧検出回路１２の作動を禁止
した状態でクロック周波数ｆＯで動作させる場合の下限
安定動作電圧Ｖｍｉｎは３．５（Ｖ）であり、上限安定
動作電圧６．０（Ｖ）である。第３図にその動作可能範
囲を示す。The first lower limit reference voltage VS is set to approximately 4.0 (V), and the second lower limit reference voltage Vr is set to approximately 2.0 (V). Also,
The minimum operating state guaranteed voltage vT at which the reset actually works is about 1.5 (V). Further, the lower limit stable operating voltage Vmin is 3.5 (V) when the first power supply voltage detection circuit 12 is operated at the clock frequency fO with an external test signal applied to the P5 terminal and the operation of the first power supply voltage detection circuit 12 is prohibited. The upper limit stable operating voltage is 6.0 (V). Fig. 3 shows its operable range.
すなわち、この場合のマイクロコントローラは、クロッ
ク周波数ｆｏの場合に完全に動作する３、５〜６．０（
Ｖ）に加えて、２．０〜４．０（Ｖ）の間はクロックが
自動的に低下してそのときの動作状態を擬イ以的に保持
するため、電源電圧Ｖｄｄの不意の降下時に動作を保証
し得る範囲２．０〜６．０（Ｖ）と低電圧側を大幅に改
善することができる。また、電源電圧Ｖｄｄが２．０（
Ｖ）まで降下した場合には、完全に初期化されるため、
実質的な動作範囲２．０〜６．０（Ｖ）となる。That is, the microcontroller in this case has a clock frequency of 3,5 to 6.0 (
In addition to V), the clock automatically lowers between 2.0 and 4.0 (V) and maintains the current operating state, so if the power supply voltage Vdd suddenly drops, The low voltage side can be significantly improved to a range of 2.0 to 6.0 (V) in which operation can be guaranteed. In addition, the power supply voltage Vdd is 2.0 (
V), it will be completely initialized, so
The practical operating range is 2.0 to 6.0 (V).
このように、このマイクロコントローラは、電源電圧Ｖ
ｄｄの立ち上がりや動作状態において、電圧Ｖｄｄが急
激に変動する場合においても、暴走することなく安定に
動作することができるものである。これは、Ｖｍｉｎ＜
ＶＳとしてクロック周波数ｆＱにおける動作保証範囲と
、クロック周波数ｆＯ／８の周波数における動作電圧範
囲をオーバーランプさせたこと、クロック周波数ｆＯ／
８の低周波数における動作電圧範囲とリセット範囲をオ
ーバーラツプさせたこと、および実質的な動作保持が共
に保証できない空白な領域を無くしたこと等によるもの
である。In this way, this microcontroller has a power supply voltage V
Even if the voltage Vdd fluctuates rapidly at the rise of dd or in the operating state, it can operate stably without running out of control. This means that Vmin<
As VS, the guaranteed operation range at the clock frequency fQ and the operating voltage range at the clock frequency fO/8 are overramped, and the clock frequency fO/
This is due to the fact that the operating voltage range and the reset range at the low frequency of 8 overlap, and that there is no blank area where substantial operation maintenance cannot be guaranteed.
したがって、上記のように構成した１チツプマイクロコ
ントローラは、従来のように電源電圧変動時の制御信号
を入力するための端子を設けることなく、内部で電源電
圧の変動による内部回路の誤動作を防止することができ
、さらに内部に複雑な割込み処理回路を設ける必要なく
、動作を保証する下限電圧レベルを大幅に低く設定する
ことができるようになる。これによって、特に外部から
の電波障害や、自動車電装品に到来するイグニッション
雑音のような高音波・高電圧雑音により、電源電圧が不
安定になる場合に、極めて有効なものとすることができ
る。Therefore, the one-chip microcontroller configured as described above does not have a terminal for inputting a control signal when the power supply voltage fluctuates, as in the conventional case, and internally prevents malfunction of the internal circuit due to fluctuations in the power supply voltage. Furthermore, the lower limit voltage level that guarantees operation can be set significantly lower without the need to provide a complicated internal interrupt processing circuit. This makes it extremely effective, especially when the power supply voltage becomes unstable due to external radio wave interference or high-sound/high-voltage noise such as ignition noise arriving at automobile electrical components.
なお、上記実施例では、第２のクロック周波数を得るの
に第１のクロック周波数は、精度はそれ程要しないため
、よく知られているリングオシレータや第１図のＣＲ発
振器１４に類似な回路を半導体基板上に完全に組み込み
、第１の周波数を独立にしてもよい。In the above embodiment, since the first clock frequency does not require much precision to obtain the second clock frequency, a well-known ring oscillator or a circuit similar to the CR oscillator 14 in FIG. 1 is used. It may be completely integrated on the semiconductor substrate and the first frequency may be independent.
この場合、リングオシレータを用いれば、マイクロコン
トローラの動作速度が電源電圧の降下に伴なって遅くな
る程度とリングオシレータの周波数が遅くなる程度が同
じであるため、本発明の主旨がより発揮できる。In this case, if a ring oscillator is used, the gist of the present invention can be more effectively achieved because the degree to which the operating speed of the microcontroller slows down as the power supply voltage drops is the same as the degree to which the frequency of the ring oscillator slows down.
（発明の効果）
以上詳述したようにこの発明によれば、電源電圧変動時
の制御信号を入力するための端子を設けることなく、内
部で電源電圧の変動による内部回路素子の誤動作防止を
行なうことのでき、さらに内部に複雑な割込み処理回路
を設ける必要のない１チツプマイクロコントローラを提
供することができる。(Effects of the Invention) As detailed above, according to the present invention, malfunction of internal circuit elements due to fluctuations in power supply voltage is internally prevented without providing a terminal for inputting a control signal when power supply voltage fluctuates. Furthermore, it is possible to provide a one-chip microcontroller that does not require a complex internal interrupt processing circuit.
第１図はこの発明に係る１チツプマイクロコントローラ
の一実施例を示すブロック回路図、第２図は上記実施例
の具体的な動作周波数とマイクロコントローラとしての
動作電圧範囲を示した図、第３図は上記実施例の具体的
な動作範囲を説明するための図である。
１１・・・Ｖｄｄ電源、１２・・・第１の電源電圧検出
回路、１３・・・第２の電源電圧検出回路、１４・・・
クロック発生回路、１５・・・２相りロック発生回路、
２９・・・制御バス、３０・・・アドレスバス、３１・
・・データバス、Ｐｌ、Ｐ２・・・電源端子、Ｐ３．Ｐ
４・・・クロック制御用端子、ＶＳ・・・第１の下限基
準電圧、Ｖｒ・・・第２の下限基準電圧、Ｖｍｉｎ・・
・下限安定動作電圧、Ｖｒ・・・動作保証最低電圧、ａ
・・・クロック発生停止信号、ｂ・・・リセット信号、
２８・・・クロックツ周波数選択回路、３２・・・クロ
ック分周回路。FIG. 1 is a block circuit diagram showing an embodiment of a one-chip microcontroller according to the present invention, FIG. 2 is a diagram showing the specific operating frequency and operating voltage range of the microcontroller of the above embodiment, and FIG. The figure is a diagram for explaining a specific operating range of the above embodiment. DESCRIPTION OF SYMBOLS 11...Vdd power supply, 12...1st power supply voltage detection circuit, 13...2nd power supply voltage detection circuit, 14...
Clock generation circuit, 15...2-phase lock generation circuit,
29... Control bus, 30... Address bus, 31.
...Data bus, Pl, P2...Power terminal, P3. P
4... Clock control terminal, VS... First lower limit reference voltage, Vr... Second lower limit reference voltage, Vmin...
・Lower limit stable operating voltage, Vr...minimum operation guaranteed voltage, a
...Clock generation stop signal, b...Reset signal,
28... Clock frequency selection circuit, 32... Clock frequency division circuit.
Claims (1)
部に対して駆動クロック信号として、第１のクロック周
波数か或いはより周波数の低い第２のクロック周波数を
選択して供給するクロック発生回路と、上記半導体基板
に対して設けられた外部の電源に対して接続される電源
端子と、この電源端子からの電源電圧が供給されこの電
源電圧が上記第１のクロック周波数において、上記内部
回路素子部の安定動作を保証する第１の下限基準電圧Ｖ
＿Ｓ以下となる状態を検出して上記クロック発生回路に
対して、上記第２のクロック周波数を選択する第１の電
源電圧検出回路と、上記電源端子からの電源電圧が供給
されこの電源電圧が上記第２のクロック周波数における
上記内部回路素子部の動作状態保証電圧Ｖ＿Ｔよりやや
高くその動作状態保持を保証できる第２の下限基準電圧
Ｖ＿ｒ以下となる状態を検出してリセット信号を発生す
る第２の電源電圧検出回路と、上記リセット信号の発生
に応じて上記内部回路素子部を初期状態に設定する手段
とを具備してなることを特徴とする１チップマイクロコ
ントローラ。an internal circuit element portion on a semiconductor substrate; a clock generation circuit that selects and supplies a first clock frequency or a second clock frequency having a lower frequency as a driving clock signal to the internal circuit element portion; A power supply terminal connected to an external power supply provided on the semiconductor substrate, and a power supply voltage from this power supply terminal being supplied to the internal circuit element section at the first clock frequency. First lower limit reference voltage V that guarantees stable operation
a first power supply voltage detection circuit that detects a state in which the clock frequency is equal to or less than _S and selects the second clock frequency for the clock generation circuit; a second lower limit reference voltage V_r that is slightly higher than a guaranteed operating state voltage V_T of the internal circuit element section at a second clock frequency and below a second lower limit reference voltage V_r that can guarantee maintenance of the operating state, and generates a reset signal; A one-chip microcontroller comprising: a power supply voltage detection circuit; and means for setting the internal circuit element section to an initial state in response to generation of the reset signal.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128021A JPS616721A (en) | 1984-06-20 | 1984-06-20 | One-chip microcontroller |
| US06/722,075 US4766567A (en) | 1984-04-19 | 1985-04-11 | One-chip data processing device including low voltage detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128021A JPS616721A (en) | 1984-06-20 | 1984-06-20 | One-chip microcontroller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS616721A true JPS616721A (en) | 1986-01-13 |
Family
ID=14974523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128021A Pending JPS616721A (en) | 1984-04-19 | 1984-06-20 | One-chip microcontroller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616721A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890226A (en) * | 1981-11-25 | 1983-05-28 | Nec Corp | Synchronous data processor |
-
1984
- 1984-06-20 JP JP59128021A patent/JPS616721A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890226A (en) * | 1981-11-25 | 1983-05-28 | Nec Corp | Synchronous data processor |
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