JPS6166419A - トランスバ−サルフイルタ - Google Patents
トランスバ−サルフイルタInfo
- Publication number
- JPS6166419A JPS6166419A JP18848384A JP18848384A JPS6166419A JP S6166419 A JPS6166419 A JP S6166419A JP 18848384 A JP18848384 A JP 18848384A JP 18848384 A JP18848384 A JP 18848384A JP S6166419 A JPS6166419 A JP S6166419A
- Authority
- JP
- Japan
- Prior art keywords
- adder
- subtractor
- signal
- delay
- transversal filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はデジタル型のトランスバーサルフィルタに関す
る。
る。
〈従来技術〉
一般に、デジタル信号処理の伝送経路等にはデジタル型
のトランスバーサルフィルタを用いたらのかある。この
種のトランスバーサルフィルタＦは、第３図に示すよう
に、入力信号に対して一定時間の遅延量を与える２個の
単位遅延素子Ｄ１、Ｄ２とこれらの単位遅延素子ＤＩ、
Ｄ２で一定時間順次重み付けされて遅延された信号を加
算あるいは減算する３個の加減算器５ＩＳＳ２、Ｓ３と
を備える。このトランスバーサルフィルタＦにおいては
、入力端子ＩＮを介して単位遅延素子Ｄ１、Ｄ２に入力
され、これら各単位遅延素子Ｄ１、Ｄ２で遅延された信
号を加減算器Ｓ１、Ｓ２、Ｓ３で加減算する際、加減算
器Ｓ１％Ｓ２、Ｓ３自体による遅延を伴なう。従って、
先の加減算器例えばＳｌで加減算された信号と単位遅延
素子Ｄ１を通した信号とを次段の加減算器Ｓ２でそのま
ま加減算する場合には、信号の位相が一致しなくなる。
のトランスバーサルフィルタを用いたらのかある。この
種のトランスバーサルフィルタＦは、第３図に示すよう
に、入力信号に対して一定時間の遅延量を与える２個の
単位遅延素子Ｄ１、Ｄ２とこれらの単位遅延素子ＤＩ、
Ｄ２で一定時間順次重み付けされて遅延された信号を加
算あるいは減算する３個の加減算器５ＩＳＳ２、Ｓ３と
を備える。このトランスバーサルフィルタＦにおいては
、入力端子ＩＮを介して単位遅延素子Ｄ１、Ｄ２に入力
され、これら各単位遅延素子Ｄ１、Ｄ２で遅延された信
号を加減算器Ｓ１、Ｓ２、Ｓ３で加減算する際、加減算
器Ｓ１％Ｓ２、Ｓ３自体による遅延を伴なう。従って、
先の加減算器例えばＳｌで加減算された信号と単位遅延
素子Ｄ１を通した信号とを次段の加減算器Ｓ２でそのま
ま加減算する場合には、信号の位相が一致しなくなる。
このため、従来のものでは加減算器Ｓｔ、Ｓ２、Ｓ３に
基づく遅延の時間合わせのために別途に２個の遅延素子
ｄｌ、ｄ２を設ける必要があった。ところが、このよう
に別途に遅延素子ｄｉ％ｄ２を実装すると、回路構成が
複雑化するとともに、部品点数も多くなり、コストアッ
プの要因になる。特に、単位遅延素子の数が多くなるほ
どこの傾向は顕晋になる。
基づく遅延の時間合わせのために別途に２個の遅延素子
ｄｌ、ｄ２を設ける必要があった。ところが、このよう
に別途に遅延素子ｄｉ％ｄ２を実装すると、回路構成が
複雑化するとともに、部品点数も多くなり、コストアッ
プの要因になる。特に、単位遅延素子の数が多くなるほ
どこの傾向は顕晋になる。
〈発明の目的〉
本発明は、従来のかかる問題点を解消し、時間合わせの
ための遅延素子の省略化が図れるようにして、回Ｍ構成
を簡単にするとともに、部品点数を削減し、安価なトラ
ンスバーサルフィルタが提供で彦るようにすることを目
的とする。
ための遅延素子の省略化が図れるようにして、回Ｍ構成
を簡単にするとともに、部品点数を削減し、安価なトラ
ンスバーサルフィルタが提供で彦るようにすることを目
的とする。
〈発明の構成〉
本発明は、このような目的を達成するため、入力信号を
一定時間遅延する単位遅延素子とこの単位遅延素子で遅
延された信号を加算、減算する加減算器とを備えてなる
デジタル型のトランスバーサルフィルタにおいて、前記
加減算器の遅延量を前記単位遅延素子の遅延量と同一あ
るいはｌ／２に設定したものである。
一定時間遅延する単位遅延素子とこの単位遅延素子で遅
延された信号を加算、減算する加減算器とを備えてなる
デジタル型のトランスバーサルフィルタにおいて、前記
加減算器の遅延量を前記単位遅延素子の遅延量と同一あ
るいはｌ／２に設定したものである。
〈実施例〉
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第１図はこの実施例のデジタル型のトランスバーサルフ
ィルタのブロック図である。同図において、符号１はト
ランスバーサルフィルタで、このトランスバーサルフィ
ルタ１は、２個の第１．第２単位遅延素子２ａ、 ２ｂ
、 ３１［ＩＪの第１、第２、第３加減算器４ａ、４ｂ
、４ｃおよび第２加減算器４ｂに対する時間合わせのた
めの１鍔のｎ延素子３を備えた縦続接続型構成のもので
ある。そして、上記第１、第２単位Ｍ延素子２ａ、２ｂ
はそれぞれ入力端子５から入力される入力信号に対して
一定の遅延量（Ｄ）を与えるように構成されている。ま
た、第１ないし第３加減算器４ａ、４ｂ１４ｃは入力信
号を加算あるいは減算するもので、加減算に伴なうその
遅延量は各単位遅延素子２ａ、２ｂの遅延量（Ｄ）と同
一に設定されている。また、遅延素子３の遅延量ら単位
遅延素子２ａ、２ｂの遅延１ｔ（Ｄ）と同一に設定され
ている。
ィルタのブロック図である。同図において、符号１はト
ランスバーサルフィルタで、このトランスバーサルフィ
ルタ１は、２個の第１．第２単位遅延素子２ａ、 ２ｂ
、 ３１［ＩＪの第１、第２、第３加減算器４ａ、４ｂ
、４ｃおよび第２加減算器４ｂに対する時間合わせのた
めの１鍔のｎ延素子３を備えた縦続接続型構成のもので
ある。そして、上記第１、第２単位Ｍ延素子２ａ、２ｂ
はそれぞれ入力端子５から入力される入力信号に対して
一定の遅延量（Ｄ）を与えるように構成されている。ま
た、第１ないし第３加減算器４ａ、４ｂ１４ｃは入力信
号を加算あるいは減算するもので、加減算に伴なうその
遅延量は各単位遅延素子２ａ、２ｂの遅延量（Ｄ）と同
一に設定されている。また、遅延素子３の遅延量ら単位
遅延素子２ａ、２ｂの遅延１ｔ（Ｄ）と同一に設定され
ている。
この構成のトランスバーサルフィルタ１では、第１加減
算器４ａには入力端子５からの信号と第１１第２単位遅
延素子２ａ、２ｂを順次通過した信号とが、また第２加
減算器４ｂには第１加減算器４ａの出力信号と第１１第
２単位遅延素子２ａ１２ｂを通過した信号とが、さらに
第３加減算器４ｃには第２加減算器４ｂの出力信号と第
１１第２単位遅延素子２ａ、２ｂおよび遅延素子３を順
次通過した信号とがそれぞれ加わる。また、第！、第２
、第３加減算器４ａ、 ４ｂ、 ４ｃの信号出力はそれ
ぞれ各単位遅延素子２ａ、２ｂと同じ一定時間の遅延！
（Ｄ）を伴なう。しかしながら、第２加減算器４ｂに加
わる両信号については、第１加減算器４ａの信号出力の
遅延は他方の信号が第２単位遅延素子２ｂを通過するこ
とにより、また、第３加減算器４Ｃに加わる両信号につ
いては、第２加減算器４ｂの信号出力の遅延は他方の信
号が遅延素子３を通過することによりそれぞれ補償され
るので、このトランスバーサルフィルタ１を通過して得
られる信号出力は第３図に示す従来のトランスバーサル
フィルタＦを通過したものと同等になる。
算器４ａには入力端子５からの信号と第１１第２単位遅
延素子２ａ、２ｂを順次通過した信号とが、また第２加
減算器４ｂには第１加減算器４ａの出力信号と第１１第
２単位遅延素子２ａ１２ｂを通過した信号とが、さらに
第３加減算器４ｃには第２加減算器４ｂの出力信号と第
１１第２単位遅延素子２ａ、２ｂおよび遅延素子３を順
次通過した信号とがそれぞれ加わる。また、第！、第２
、第３加減算器４ａ、 ４ｂ、 ４ｃの信号出力はそれ
ぞれ各単位遅延素子２ａ、２ｂと同じ一定時間の遅延！
（Ｄ）を伴なう。しかしながら、第２加減算器４ｂに加
わる両信号については、第１加減算器４ａの信号出力の
遅延は他方の信号が第２単位遅延素子２ｂを通過するこ
とにより、また、第３加減算器４Ｃに加わる両信号につ
いては、第２加減算器４ｂの信号出力の遅延は他方の信
号が遅延素子３を通過することによりそれぞれ補償され
るので、このトランスバーサルフィルタ１を通過して得
られる信号出力は第３図に示す従来のトランスバーサル
フィルタＦを通過したものと同等になる。
第２図は他の実施例のトランスバーサルフィルタのブロ
ックである。この実施例のトランスバーサルフィルタｌ
Ｏは一定の遅延ｆｆ１（Ｄ）をもつ単位遅延素子１２と
、この単位遅延素子１２の１／２の遅延量をもつ第１１
第２の各遅延素子１３ａ。
ックである。この実施例のトランスバーサルフィルタｌ
Ｏは一定の遅延ｆｆ１（Ｄ）をもつ単位遅延素子１２と
、この単位遅延素子１２の１／２の遅延量をもつ第１１
第２の各遅延素子１３ａ。
１３ｂと、第１ないし第３加減算器１４ａ、１４ｂ。
１４ｃとを備え、第１、第２、第３加減算器１４ａ。
１４ｂ、１４ｃは、加減算に伴なうその遅延量が単位遅
延素子１２の遅延！（Ｄ）の１／２になるように設定さ
れている。
延素子１２の遅延！（Ｄ）の１／２になるように設定さ
れている。
この構成のトランスバーサルフィルタ１０では、第１加
減算器１４ａには入力端子１５からの信号と単位遅延素
子１２、第１、第２Ｍ延素子１３ａ１１３ｂを順次通過
した信号とが、また第２加減算器１４ｂには第１加減算
器１４ａの出力信号と単位遅延素子１２、第１遅延素子
＋３ａを順次通過した信号とが、さらに第３加減算器＋
４ｃには第２加減算器１４ｂの出力信号と単位遅延素子
１２、第１、第２遅延素子１３ａ、１３ｂを順次通過し
た信号とがそれぞれ加わる。また、第！、第２、第３加
減算器＋４ａ、１４ｂ、＋４ｃの信号出力はそれぞれ単
位遅延素子１２の遅延１ｔ（Ｄ）の１７２の遅延量を伴
なう。しかしながら、第２加減算器１４ｂに加わる両信
号については、第１加減算器ｌ４ａの信号出力の遅延は
他方の信号が第１遅延索子１３ａを通過することにより
、また、第３加減算器１４ｃに加わる両信号については
、第２加減算器１４ｂの信号出力の遅延は他方の信号が
第２遅延素子＋３ｂを通過することによりそれぞれ補償
されるので、このトランスバーサルフィルタｌＯを通過
して得られる信号出力は第３図に示す従来のトランスバ
ーサルフィルタを通過したものと同等になる。
減算器１４ａには入力端子１５からの信号と単位遅延素
子１２、第１、第２Ｍ延素子１３ａ１１３ｂを順次通過
した信号とが、また第２加減算器１４ｂには第１加減算
器１４ａの出力信号と単位遅延素子１２、第１遅延素子
＋３ａを順次通過した信号とが、さらに第３加減算器＋
４ｃには第２加減算器１４ｂの出力信号と単位遅延素子
１２、第１、第２遅延素子１３ａ、１３ｂを順次通過し
た信号とがそれぞれ加わる。また、第！、第２、第３加
減算器＋４ａ、１４ｂ、＋４ｃの信号出力はそれぞれ単
位遅延素子１２の遅延１ｔ（Ｄ）の１７２の遅延量を伴
なう。しかしながら、第２加減算器１４ｂに加わる両信
号については、第１加減算器ｌ４ａの信号出力の遅延は
他方の信号が第１遅延索子１３ａを通過することにより
、また、第３加減算器１４ｃに加わる両信号については
、第２加減算器１４ｂの信号出力の遅延は他方の信号が
第２遅延素子＋３ｂを通過することによりそれぞれ補償
されるので、このトランスバーサルフィルタｌＯを通過
して得られる信号出力は第３図に示す従来のトランスバ
ーサルフィルタを通過したものと同等になる。
〈発明の効果〉
以上のように本発明によれば、入力信号を一定時間遅延
する単位遅延素子とこの単位遅延素子で遅延された信号
を加算、減算する加減算器とを備えてなるデジタル型の
トランスバーサルフィルタにおいて、上記加減算器はそ
の遅延量を面記単位遅延素子の遅延量と同一あるいは１
／２に設定したので、従来のらのに比べて遅延素子の数
を減少することができる。従って、回路構成が簡単にな
るとともに、部品点数が削減され、安価なトランスバー
サルフィルタが搗供できるようになるという優れた効果
が発揮される。
する単位遅延素子とこの単位遅延素子で遅延された信号
を加算、減算する加減算器とを備えてなるデジタル型の
トランスバーサルフィルタにおいて、上記加減算器はそ
の遅延量を面記単位遅延素子の遅延量と同一あるいは１
／２に設定したので、従来のらのに比べて遅延素子の数
を減少することができる。従って、回路構成が簡単にな
るとともに、部品点数が削減され、安価なトランスバー
サルフィルタが搗供できるようになるという優れた効果
が発揮される。
第１図は本発明の一実施例を示すトランスバーサルフィ
ルタのブロック図、第２図は本発明の他の実施例のトラ
ンスバーサルフィルタのブロック図、第３図は従来例の
トランスバーサルフィルタのブロック図である。 １、ｌＯ・・・・・・トランスバーサルフィルタ、２ａ
１２ ｂ、 １２ ・＝・・・単位遅延素子、４ａ、
４ｂ、 ４ｃ、 １４ ａ、 Ｉ ４ ｂ、 Ｉ
４ ｃ・・・・加減算器。
ルタのブロック図、第２図は本発明の他の実施例のトラ
ンスバーサルフィルタのブロック図、第３図は従来例の
トランスバーサルフィルタのブロック図である。 １、ｌＯ・・・・・・トランスバーサルフィルタ、２ａ
１２ ｂ、 １２ ・＝・・・単位遅延素子、４ａ、
４ｂ、 ４ｃ、 １４ ａ、 Ｉ ４ ｂ、 Ｉ
４ ｃ・・・・加減算器。
Claims (1)
- （１）入力信号を一定時間遅延する単位遅延素子と、こ
の単位遅延素子で遅延された信号を加算、減算する加減
算器とを備えてなるデジタル型のトランスバーサルフィ
ルタにおいて、前記加減算器はその遅延量が前記単位遅
延素子の遅延量と同一かあるいはその１／２に設定され
ていることを特徴とするトランスバーサルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18848384A JPS6166419A (ja) | 1984-09-07 | 1984-09-07 | トランスバ−サルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18848384A JPS6166419A (ja) | 1984-09-07 | 1984-09-07 | トランスバ−サルフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6166419A true JPS6166419A (ja) | 1986-04-05 |
Family
ID=16224518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18848384A Pending JPS6166419A (ja) | 1984-09-07 | 1984-09-07 | トランスバ−サルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6166419A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9388259B2 (en) | 2013-02-08 | 2016-07-12 | Jnc Corporation | Photosensitive polymer and photoalignable phase difference film |
-
1984
- 1984-09-07 JP JP18848384A patent/JPS6166419A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9388259B2 (en) | 2013-02-08 | 2016-07-12 | Jnc Corporation | Photosensitive polymer and photoalignable phase difference film |
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