JPS61645U - デイジタル演算回路 - Google Patents
デイジタル演算回路Info
- Publication number
- JPS61645U JPS61645U JP8191084U JP8191084U JPS61645U JP S61645 U JPS61645 U JP S61645U JP 8191084 U JP8191084 U JP 8191084U JP 8191084 U JP8191084 U JP 8191084U JP S61645 U JPS61645 U JP S61645U
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic circuit
- digital arithmetic
- addition
- subtraction
- digital
- Prior art date
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- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は、アナログ的飽和特性を説明するための図、第
２図は、本考案によるデイジタル演算回路の要部の一例
での回路構成を示す図である。 １・・・オーバフロー（ＯＶＦ）検出回路、２・・・ア
ンダーフロー（ＵＤＦ）検出回路、４・・・アップダウ
ンカウンタ、１１・・・最大最小値設定回路。
２図は、本考案によるデイジタル演算回路の要部の一例
での回路構成を示す図である。 １・・・オーバフロー（ＯＶＦ）検出回路、２・・・ア
ンダーフロー（ＵＤＦ）検出回路、４・・・アップダウ
ンカウンタ、１１・・・最大最小値設定回路。
Claims (1)
- 加減用演算回路が複数直列的に接続されてなるデイジタ
ル演算回路にして、演算中オーバフロー、もしくは、ア
ンダーフローが生じた加減用演算回路の数を検出する手
段を設け、該手段によって最終段加減用演算回路出力、
最大値、最小値の何れかを選択出力する構成を特徴とす
るデイジタル演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8191084U JPS61645U (ja) | 1984-06-04 | 1984-06-04 | デイジタル演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8191084U JPS61645U (ja) | 1984-06-04 | 1984-06-04 | デイジタル演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61645U true JPS61645U (ja) | 1986-01-06 |
Family
ID=30629140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8191084U Pending JPS61645U (ja) | 1984-06-04 | 1984-06-04 | デイジタル演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61645U (ja) |
-
1984
- 1984-06-04 JP JP8191084U patent/JPS61645U/ja active Pending
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