JPS6161726B2 - - Google Patents
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- Publication number
- JPS6161726B2 JPS6161726B2 JP12592083A JP12592083A JPS6161726B2 JP S6161726 B2 JPS6161726 B2 JP S6161726B2 JP 12592083 A JP12592083 A JP 12592083A JP 12592083 A JP12592083 A JP 12592083A JP S6161726 B2 JPS6161726 B2 JP S6161726B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- gain control
- terminal
- voltage
- automatic gain
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Links
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は双差動形式に接続された増幅器の任意
のコレクタ端子から、出力を取り出し上記双差動
増幅器のベースに利得制御電圧を印加して利得制
御を行う自動利得制御回路に関する。
のコレクタ端子から、出力を取り出し上記双差動
増幅器のベースに利得制御電圧を印加して利得制
御を行う自動利得制御回路に関する。
第１図は、従来の自動利得制御回路の一例を示
す回路図である。端子ａを、入力端子とし、端子
ｃを出力端子とするトランジスタ１による増幅器
において、トランジスタ９のベースに加えられる
利得制御電圧によつて差動増幅トランジスタ３，
４のベース間印加電圧は変化せられ、従つて負荷
抵抗Ｒ１５に生ずる信号出力電圧に対するトラン
ジスタ１のベースに加わる信号入力電圧の比、つ
まり増幅器の電圧利得が制御される。ここで端子
ｃから取り出された出力信号は、任意の増幅器１
００で増幅され、さらに整流回路２００で直流信
号になり、これが第１図に示される自動利得制御
回路のｇ端子に加わる場合、入力端子ａに加わる
入力信号電圧が、増加の方向に対し端子ｇに加わ
る直流信号電圧も又増加する方向に、端子ｃ以降
の電圧増幅器及び整流回路を設計する事により
AGC回路が設計できる。従来の自動利得制御回
路の特徴は、端子ｇに加わる制御電圧の変化が所
定のバイアス電圧に設定された端子ｄ，ｅからの
抵抗Ｒ１９の電圧降下の変化として差動増幅器ト
ランジスタ３，４のベースに加わり、負荷抵抗Ｒ
１５を流れるバイアス電流を変化して、利得制御
する事にある。なお第１図の例では通常端子ｅの
バイアスは端子ｄのバイアスより高くえらばれ端
子ｇに制御電圧が加わらない場合トランジスタ４
はカツトオフとなつて最大利得で動作点が設定さ
れる。
す回路図である。端子ａを、入力端子とし、端子
ｃを出力端子とするトランジスタ１による増幅器
において、トランジスタ９のベースに加えられる
利得制御電圧によつて差動増幅トランジスタ３，
４のベース間印加電圧は変化せられ、従つて負荷
抵抗Ｒ１５に生ずる信号出力電圧に対するトラン
ジスタ１のベースに加わる信号入力電圧の比、つ
まり増幅器の電圧利得が制御される。ここで端子
ｃから取り出された出力信号は、任意の増幅器１
００で増幅され、さらに整流回路２００で直流信
号になり、これが第１図に示される自動利得制御
回路のｇ端子に加わる場合、入力端子ａに加わる
入力信号電圧が、増加の方向に対し端子ｇに加わ
る直流信号電圧も又増加する方向に、端子ｃ以降
の電圧増幅器及び整流回路を設計する事により
AGC回路が設計できる。従来の自動利得制御回
路の特徴は、端子ｇに加わる制御電圧の変化が所
定のバイアス電圧に設定された端子ｄ，ｅからの
抵抗Ｒ１９の電圧降下の変化として差動増幅器ト
ランジスタ３，４のベースに加わり、負荷抵抗Ｒ
１５を流れるバイアス電流を変化して、利得制御
する事にある。なお第１図の例では通常端子ｅの
バイアスは端子ｄのバイアスより高くえらばれ端
子ｇに制御電圧が加わらない場合トランジスタ４
はカツトオフとなつて最大利得で動作点が設定さ
れる。
さて、ここで第１図に示される従来の自動利得
制御回路の問題について述べる。まず、第一は制
御電圧に含まれる雑音の影響を受けやすく又、利
得制御回路から発生する内部雑音も大きく、出力
端子ｃにおける信号雑音比（Ｓ／Ｎ）があまり取
れない事である。即ち利得制御端子ｇにおいて発
生する内部雑音及び端子ｇに加わる外部雑音はト
ランジスタ９の相互コンダクタンス及び抵抗Ｒ１
９の積倍に増幅されて、差動増幅器トランジスタ
３，４ベース入力端子に生じ、さらに抵抗Ｒ１９
で発生する雑音と、加算され、出力端子ｃに雑音
として出力される。従つて入力端子ａにおける信
号対雑音比に対し、上記の雑音分だけ信号対雑音
比は悪化する。
制御回路の問題について述べる。まず、第一は制
御電圧に含まれる雑音の影響を受けやすく又、利
得制御回路から発生する内部雑音も大きく、出力
端子ｃにおける信号雑音比（Ｓ／Ｎ）があまり取
れない事である。即ち利得制御端子ｇにおいて発
生する内部雑音及び端子ｇに加わる外部雑音はト
ランジスタ９の相互コンダクタンス及び抵抗Ｒ１
９の積倍に増幅されて、差動増幅器トランジスタ
３，４ベース入力端子に生じ、さらに抵抗Ｒ１９
で発生する雑音と、加算され、出力端子ｃに雑音
として出力される。従つて入力端子ａにおける信
号対雑音比に対し、上記の雑音分だけ信号対雑音
比は悪化する。
第二に自動利得制御回路（AGC）のループ利
得及び利得制御のきき始める制御電圧の任意な設
定が困難である事である。即ち利得制御がきき始
める入力制御信号レベルは、トランジスタ９のコ
レクタ電流が流れ始める点及び抵抗Ｒ１９で決定
され、このレベルを小さくするには抵抗Ｒ１８を
小さく又は、抵抗Ｒ１９を大きく設定すれば済む
が、この設定は同時に抵抗Ｒ１８と抵抗Ｒ１９の
比を大きくし、この部分のAGCループ利得を増
加させてしまう。従つて、第１図に示される様な
利得制御回路を、種々の自動利得制御回路に使用
する場合に必要とされる自動利得制御のきき始め
る入力信号レベル（入力制御電圧に比例）と
AGCループ利得とを任意に設計できない。
得及び利得制御のきき始める制御電圧の任意な設
定が困難である事である。即ち利得制御がきき始
める入力制御信号レベルは、トランジスタ９のコ
レクタ電流が流れ始める点及び抵抗Ｒ１９で決定
され、このレベルを小さくするには抵抗Ｒ１８を
小さく又は、抵抗Ｒ１９を大きく設定すれば済む
が、この設定は同時に抵抗Ｒ１８と抵抗Ｒ１９の
比を大きくし、この部分のAGCループ利得を増
加させてしまう。従つて、第１図に示される様な
利得制御回路を、種々の自動利得制御回路に使用
する場合に必要とされる自動利得制御のきき始め
る入力信号レベル（入力制御電圧に比例）と
AGCループ利得とを任意に設計できない。
第１図に示される従来の自動利得制御回路は上
述の如き問題があるが、これは又従属的に関連し
ている。即ち第一の問題に対しては、第二に述べ
た自動利得制御回路の利得を下げる事によつて、
或る程度改善できるが、一方、この為自動利得制
御（AGC）のかかり始める入力信号レベルの設
定に制約を受ける事となり、両立は極めて困難で
ある。
述の如き問題があるが、これは又従属的に関連し
ている。即ち第一の問題に対しては、第二に述べ
た自動利得制御回路の利得を下げる事によつて、
或る程度改善できるが、一方、この為自動利得制
御（AGC）のかかり始める入力信号レベルの設
定に制約を受ける事となり、両立は極めて困難で
ある。
さらに第１図に示した構成では、第三の問題点
として、端子ｇに加わる利得制御電圧によつてト
ランジスタ３，４間の直流バイアス電流の配分比
が変わり、これは出力端子ｃの直流バイアス電圧
の変化をもたらすことになる。次段の回路との直
流結合はかくして不可能となる。
として、端子ｇに加わる利得制御電圧によつてト
ランジスタ３，４間の直流バイアス電流の配分比
が変わり、これは出力端子ｃの直流バイアス電圧
の変化をもたらすことになる。次段の回路との直
流結合はかくして不可能となる。
本発明は、上述の第一、第二および第三の問題
点を一挙に解決する自動利得制御回路を提供する
ものである。
点を一挙に解決する自動利得制御回路を提供する
ものである。
次に図面を参照して本発明をより詳細に説明す
る。
る。
本発明による自動利得制御回路の一実施例を第
２図に示す。第２図において、トランジスタ１，
３，４及び抵抗１１，１５は第１図のトランジス
タ１，３，４、及び抵抗１１，１５に対応する。
又、第２図の端子ａ，ｂ，ｃ，ｆ，ｋは第１図の
ａ，ｂ，ｃ，ｆ，ｋに対応する。トランジスタ１
０がトランジスタ９と差動的に付加されており、
これらトランジスタ９，１０の負荷には端子ｄを
介して定電圧がベースに加えられたトランジスタ
７，８がそれぞれ接続されており、さらにこれら
トランジスタ７，８のエミツタ電圧がトランジス
タ３，４のベースに加えられている。さらにこの
回路では、差動型式に接続されたトランジスタ
５，６とこれらのバイアス電流源となるトランジ
スタ２、抵抗１２，１４とが設けられ、図示のよ
うに接続されている。
２図に示す。第２図において、トランジスタ１，
３，４及び抵抗１１，１５は第１図のトランジス
タ１，３，４、及び抵抗１１，１５に対応する。
又、第２図の端子ａ，ｂ，ｃ，ｆ，ｋは第１図の
ａ，ｂ，ｃ，ｆ，ｋに対応する。トランジスタ１
０がトランジスタ９と差動的に付加されており、
これらトランジスタ９，１０の負荷には端子ｄを
介して定電圧がベースに加えられたトランジスタ
７，８がそれぞれ接続されており、さらにこれら
トランジスタ７，８のエミツタ電圧がトランジス
タ３，４のベースに加えられている。さらにこの
回路では、差動型式に接続されたトランジスタ
５，６とこれらのバイアス電流源となるトランジ
スタ２、抵抗１２，１４とが設けられ、図示のよ
うに接続されている。
第２図に示される本実施例回路の特徴は、端子
ｃに得られる出力は適当な増幅器１００及び整流
回路２００を介してトランジスタ９，１０のベー
ス端子ｇ又はｈに印加され、この利得制御電圧の
変化が所定のバイアス電圧に設定された端子ｄを
基準としたエミツタホロワトランジスタ７，８の
ベース・エミツタ間電圧の差の変化として検出さ
れ、差動増幅器のトランジスタ３，４を通して、
負荷抵抗Ｒ１５を流れる信号電流を変化して利得
制御し、トランジスタ５，６のベース間電圧も制
御して出力端子ｃの直流バイアスを一定にする事
にある。この時端子ｇ又はｈのうち利得制御電圧
の与えられない端子と端子ｆとは一定のバイアス
電圧が与えられるが、同図では省略されている。
ｃに得られる出力は適当な増幅器１００及び整流
回路２００を介してトランジスタ９，１０のベー
ス端子ｇ又はｈに印加され、この利得制御電圧の
変化が所定のバイアス電圧に設定された端子ｄを
基準としたエミツタホロワトランジスタ７，８の
ベース・エミツタ間電圧の差の変化として検出さ
れ、差動増幅器のトランジスタ３，４を通して、
負荷抵抗Ｒ１５を流れる信号電流を変化して利得
制御し、トランジスタ５，６のベース間電圧も制
御して出力端子ｃの直流バイアスを一定にする事
にある。この時端子ｇ又はｈのうち利得制御電圧
の与えられない端子と端子ｆとは一定のバイアス
電圧が与えられるが、同図では省略されている。
次の第２図に示される本発明による自動利得制
御回路の利点を述べる。第一に信号対雑音比
（Ｓ／Ｎ）特性が第１図に示される従来の自動利
得制御回路に比較して大幅に改善されることであ
る。即ち、第２図において、トランジスタ３，４
のベース端子は、基準電圧印加端子ｄ（交流的に
アースされている）にベースが接続されたエミツ
タホロワトランジスタ７，８に接続されており、
ここで発生する雑音は、従来回路第１図では一般
に比較的大きな（数ＫΩ）抵抗Ｒ１９による雑音
であるのに対し非常に低インピーダンスであるエ
ミツタホロワトランジスタ７，８のエミツタ抵抗
（コレクタ電流が１ｍＡのとき26Ωである）によ
る為、例えば従来の数100分の１というように、
大幅にできる。
御回路の利点を述べる。第一に信号対雑音比
（Ｓ／Ｎ）特性が第１図に示される従来の自動利
得制御回路に比較して大幅に改善されることであ
る。即ち、第２図において、トランジスタ３，４
のベース端子は、基準電圧印加端子ｄ（交流的に
アースされている）にベースが接続されたエミツ
タホロワトランジスタ７，８に接続されており、
ここで発生する雑音は、従来回路第１図では一般
に比較的大きな（数ＫΩ）抵抗Ｒ１９による雑音
であるのに対し非常に低インピーダンスであるエ
ミツタホロワトランジスタ７，８のエミツタ抵抗
（コレクタ電流が１ｍＡのとき26Ωである）によ
る為、例えば従来の数100分の１というように、
大幅にできる。
第二に本発明による自動利得制御回路は、
AGCループ利得及び利得制御のきき始める制御
電圧を任意に設定する事ができる利点がある。即
ち、利得制御が行なわれ始める入力信号電圧値
は、第１図において比較電圧端子ｈ又はｇのバイ
アス電圧を任意に設定する事によつてAGCルー
プ利得を変える事なしに、容易に変える事ができ
る。
AGCループ利得及び利得制御のきき始める制御
電圧を任意に設定する事ができる利点がある。即
ち、利得制御が行なわれ始める入力信号電圧値
は、第１図において比較電圧端子ｈ又はｇのバイ
アス電圧を任意に設定する事によつてAGCルー
プ利得を変える事なしに、容易に変える事ができ
る。
第三に、本発明による自動利得制御回路は従来
の自動利得制御回路に比較して、利得制御のきき
始める入力信号電圧値の温度補償及びバラツキを
抑える事が容易である。まず上記温度補償は、第
２図において端子ｇ，ｈに加える制御電圧の温度
変化を等しくする事によつてできる。即ち、第２
図における自動利得制御回路ではトランジスタ９
と１０、トランジスタ７と８、トランジスタ３と
４、そしてトランジスタ５と６が各々差動形式で
構成されている為、各トランジスタの温度特性を
均一にすれば、端子ｇ，ｈに印加される制御電圧
に対して自動利得制御回路の動作が温度補償され
る。ここで、各トランジスタの温度特性を均一に
する為には、本発明の回路をこれらのトランジス
タを同一半導体チツプ上に形成する半導体集積回
路上で構成する事等によつて、比較的容易にでき
るが、この手段によつて各素子の特性のバラツキ
も小さくでき、従つて利得制御のきき始める入力
信号電圧のバラツキも小さくできる。また、トラ
ンジスタ９，１０およびトランジスタ７，８それ
ぞれのエミツタ面積比を変える事で利得制御特性
を自由に設定する事ができる。
の自動利得制御回路に比較して、利得制御のきき
始める入力信号電圧値の温度補償及びバラツキを
抑える事が容易である。まず上記温度補償は、第
２図において端子ｇ，ｈに加える制御電圧の温度
変化を等しくする事によつてできる。即ち、第２
図における自動利得制御回路ではトランジスタ９
と１０、トランジスタ７と８、トランジスタ３と
４、そしてトランジスタ５と６が各々差動形式で
構成されている為、各トランジスタの温度特性を
均一にすれば、端子ｇ，ｈに印加される制御電圧
に対して自動利得制御回路の動作が温度補償され
る。ここで、各トランジスタの温度特性を均一に
する為には、本発明の回路をこれらのトランジス
タを同一半導体チツプ上に形成する半導体集積回
路上で構成する事等によつて、比較的容易にでき
るが、この手段によつて各素子の特性のバラツキ
も小さくでき、従つて利得制御のきき始める入力
信号電圧のバラツキも小さくできる。また、トラ
ンジスタ９，１０およびトランジスタ７，８それ
ぞれのエミツタ面積比を変える事で利得制御特性
を自由に設定する事ができる。
第四に、端子ｇ（又はｈ）からの制御電圧によ
つてトランジスタ３の直流バイアス電流が増減し
ても、その増減を相殺するようにトランジスタ５
が作用するので、端子ｃの直流電圧は変動しな
い。
つてトランジスタ３の直流バイアス電流が増減し
ても、その増減を相殺するようにトランジスタ５
が作用するので、端子ｃの直流電圧は変動しな
い。
この様に本発明による利得制御回路を使用する
事によつて、優れた諸特性を有する自動利得制御
（AGC）回路が容易に設計できる。
事によつて、優れた諸特性を有する自動利得制御
（AGC）回路が容易に設計できる。
第１図は従来の自動利得制御回路を示す回路
図、第２図は本発明の一実施例を示す回路図であ
る。 １〜１０および１７……トランジスタ、１１〜
１５，１８，１９……抵抗、ａ……信号入力端
子、ｂ……電源電圧供給端子、ｃ……信号出力端
子、ｄ，ｅ，ｆ……直流バイアス端子、ｇ，ｈ…
…利得制御電圧印加端子、Ｋ……接地端子。
図、第２図は本発明の一実施例を示す回路図であ
る。 １〜１０および１７……トランジスタ、１１〜
１５，１８，１９……抵抗、ａ……信号入力端
子、ｂ……電源電圧供給端子、ｃ……信号出力端
子、ｄ，ｅ，ｆ……直流バイアス端子、ｇ，ｈ…
…利得制御電圧印加端子、Ｋ……接地端子。
Claims (1)
- １ 差動型式に接続されエミツタ結合点に入力信
号が供給される第１および第２のトランジスタ
と、差動型式に接続されエミツタ結合点にバイア
ス電流が供給される第３および第４のトランジス
タと、夫々のベースが定電圧でバイアスされた第
５および第６のトランジスタと、差動型式に接続
されベース間に利得制御信号が供給される第７お
よび第８のトランジスタと、前記第１および第３
のトランジスタのベース、前記第５のトランジス
タのエミツタならびに前記第７のトランジスタの
コレクタを共通接続する手段と、前記第２および
第４のトランジスタのベース、前記第６のトラン
ジスタのエミツタならびに前記第８のトランジス
タのコレクタを共通接続する手段と、前記第１お
よび第４のトランジスタのコレクタを共通接続す
る手段と、前記第２および第３のトランジスタの
コレクタを共通接続する手段と、前記第１および
第３のトランジスタの少くとも一方のコレクタか
ら出力信号を取り出す手段とを備える自動利得制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12592083A JPS5985113A (ja) | 1983-07-11 | 1983-07-11 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12592083A JPS5985113A (ja) | 1983-07-11 | 1983-07-11 | 自動利得制御回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51132798A Division JPS6056009B2 (ja) | 1976-11-05 | 1976-11-05 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5985113A JPS5985113A (ja) | 1984-05-17 |
| JPS6161726B2 true JPS6161726B2 (ja) | 1986-12-26 |
Family
ID=14922209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12592083A Granted JPS5985113A (ja) | 1983-07-11 | 1983-07-11 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5985113A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0197230U (ja) * | 1987-12-21 | 1989-06-28 | ||
| JPH0526576Y2 (ja) * | 1987-03-02 | 1993-07-06 |
-
1983
- 1983-07-11 JP JP12592083A patent/JPS5985113A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0526576Y2 (ja) * | 1987-03-02 | 1993-07-06 | ||
| JPH0197230U (ja) * | 1987-12-21 | 1989-06-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5985113A (ja) | 1984-05-17 |
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