JPS6161525A - 非反転高速ローレベルゲート‐シヨツトキトランジスタ‐トランジスタロジツク変換器回路 - Google Patents
非反転高速ローレベルゲート‐シヨツトキトランジスタ‐トランジスタロジツク変換器回路Info
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- JPS6161525A JPS6161525A JP60188293A JP18829385A JPS6161525A JP S6161525 A JPS6161525 A JP S6161525A JP 60188293 A JP60188293 A JP 60188293A JP 18829385 A JP18829385 A JP 18829385A JP S6161525 A JPS6161525 A JP S6161525A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、一般的にはショットキ１〜ランシスタート
ランジスタロシツク（Ｔ丁し）回路にβ１１シ、より特
定的には、必要な電力消費がより少なくがつアース電位
８．ｊ；びｍ ａ７１１？圧のグリッチからのより高い
ノイズ余裕度を示り非反転高速ローレベルゲート−シミ
ツトキトランジスタートランジスタ１ ロジック
変１９！器回路に関する。
ランジスタロシツク（Ｔ丁し）回路にβ１１シ、より特
定的には、必要な電力消費がより少なくがつアース電位
８．ｊ；びｍ ａ７１１？圧のグリッチからのより高い
ノイズ余裕度を示り非反転高速ローレベルゲート−シミ
ツトキトランジスタートランジスタ１ ロジック
変１９！器回路に関する。
ＬＬ良に凡１
先イｊ技術の従来のショットキトランジスタートランジ
スタロジック回路は、ｉｉ５１ （ａ ） ’Ｌａｄｊ
にび第１（ｂ）図に示されでいる。示されているよう
に、これらの先１１１支術の回路は、下部出力トランジ
スタＱ４をターンオフするためのプルレグウン１氏抗Ｒ
３まｌこは抵抗ｒ＜３．１＜７よ３にびｌ−ランシスタ
Ｑ５から形成されるプルダウン抵抗−１ヘランシスタ回
路網のいずれかの使用を必要とし、これにより出力回路
端子Ｙ″１１にハイの状態を引き起こす。
スタロジック回路は、ｉｉ５１ （ａ ） ’Ｌａｄｊ
にび第１（ｂ）図に示されでいる。示されているよう
に、これらの先１１１支術の回路は、下部出力トランジ
スタＱ４をターンオフするためのプルレグウン１氏抗Ｒ
３まｌこは抵抗ｒ＜３．１＜７よ３にびｌ−ランシスタ
Ｑ５から形成されるプルダウン抵抗−１ヘランシスタ回
路網のいずれかの使用を必要とし、これにより出力回路
端子Ｙ″１１にハイの状態を引き起こす。
これらの手法ｔＪ、比較的Ωい電流を必要とし、したが
って高い電力Ｈ’ｉ ｆｔをｂたらしく゛いた。ざらに
、これらの先行技術の回路は、大きなアース電位および
電源電圧のグリッチに対し又より小さなノイズ余裕度を
右していた。
って高い電力Ｈ’ｉ ｆｔをｂたらしく゛いた。ざらに
、これらの先行技術の回路は、大きなアース電位および
電源電圧のグリッチに対し又より小さなノイズ余裕度を
右していた。
したがって、（１（い電力消費と、）ノース電位および
電源電圧のグリツナに対する高いノイズ余裕度とを有Ｊ
る非反転高速ローレベルグー１−−シジツトキトランシ
スタートランジスタロシック変（条器回路を提供丈るこ
とが望ましい、ｊこの発明の変換器回路は、より低いレ
ベルの入力信号を受取るようにされたローレベルＮＡＮ
Ｄゲートを利用して受入れることがでさ゛る電圧および
電流の範囲内に出力を訂〔持づる、ように変換器を切換
える。
電源電圧のグリツナに対する高いノイズ余裕度とを有Ｊ
る非反転高速ローレベルグー１−−シジツトキトランシ
スタートランジスタロシック変（条器回路を提供丈るこ
とが望ましい、ｊこの発明の変換器回路は、より低いレ
ベルの入力信号を受取るようにされたローレベルＮＡＮ
Ｄゲートを利用して受入れることがでさ゛る電圧および
電流の範囲内に出力を訂〔持づる、ように変換器を切換
える。
発明の概要
この発明の一般的な目的は、高速で作動り°るが、従来
のショットキＴＴＬ＠路の欠点を克１１１Ｊ Ｌ、た改
甚された変換器回路を提供づ°ることである。
のショットキＴＴＬ＠路の欠点を克１１１Ｊ Ｌ、た改
甚された変換器回路を提供づ°ることである。
この発明の目的は、必要な電力消費がより小さくかつア
ース電位および電源電圧グリッチからのより高いノイズ
余裕度を示す非反転高速ローレベルゲートーシコットキ
トランジスタートランジスタロシック変換器回路を提供
することである。
ース電位および電源電圧グリッチからのより高いノイズ
余裕度を示す非反転高速ローレベルゲートーシコットキ
トランジスタートランジスタロシック変換器回路を提供
することである。
この発明の他の目的は、ローレベルのＮΔＮ ［、）ゲ
ートを利用しで、出力を畠インピーダンス状泥にに１１
持するようにより低いレベルの出力１−ランシスタを索
早くターンオフする改善されたショットキ１−ランシス
タートランジスタロシツク変換器回路を提供することで
ある。
ートを利用しで、出力を畠インピーダンス状泥にに１１
持するようにより低いレベルの出力１−ランシスタを索
早くターンオフする改善されたショットキ１−ランシス
タートランジスタロシツク変換器回路を提供することで
ある。
これらの目的に従うと、この発明は、第１の入力信号を
受取るようにされかつ第１のノードおよび第２のノード
に接続された出力を有する第１の入力手段を含む、Ｊ１
反転畠高速−レベルグー１−−−ショットキトランジス
タートランジスタロシック変換器回路の１％ｊ−備に関
）ｉＩ！シている。第１のノードに接続されかつ第１の
１１（邑を介して雷圧踪電位に接続されたベースと、第
２のノードに接続されたエミッタと、第３のノードに接
続されかつ第２の抵抗を介して電源電位に）８続された
コレクタどを有する第１のショク１−キ］・ランシスタ
が提供されている。
受取るようにされかつ第１のノードおよび第２のノード
に接続された出力を有する第１の入力手段を含む、Ｊ１
反転畠高速−レベルグー１−−−ショットキトランジス
タートランジスタロシック変換器回路の１％ｊ−備に関
）ｉＩ！シている。第１のノードに接続されかつ第１の
１１（邑を介して雷圧踪電位に接続されたベースと、第
２のノードに接続されたエミッタと、第３のノードに接
続されかつ第２の抵抗を介して電源電位に）８続された
コレクタどを有する第１のショク１−キ］・ランシスタ
が提供されている。
第３のノードｄ３ Ｊ、び第４のノードに結合されたベ
ースと、第３の抵抗を介して電源電位に接続されたコレ
クタと、第５のノードに接続されたエミッタとを有号る
第２のショットキ１−ランシスタが提供されＣいる１、
Ｉ°部比出力トランジスタ、第５のノードに接続されか
つ第４の抵抗を介してアース電位に接続されたベースと
、第５の抵抗を介して電源電位に接わ“Ｃされたコレク
タと、出力回路端子に接続されたコーミングどをイ１し
ている。下部出力トランジスタ番よ、第２のノードに接
続されたベースと、出力回路端子に接続されたコレクタ
と、アース電位に結合されたエミッタとを、β１シてい
る。ローレベルＮＡＮＤゲートから構成された第２の入
力手段は、第２の入力信号を受取るＪ：うにされかつ第
２のノードおよび第４のノードに接続された出力をイｊ
し、出力回路ｇ２Ｈ子を畠インピーダンス状態に維持す
るように下部出力Ｉ−ランジシスをターンオフする。
ースと、第３の抵抗を介して電源電位に接続されたコレ
クタと、第５のノードに接続されたエミッタとを有号る
第２のショットキ１−ランシスタが提供されＣいる１、
Ｉ°部比出力トランジスタ、第５のノードに接続されか
つ第４の抵抗を介してアース電位に接続されたベースと
、第５の抵抗を介して電源電位に接わ“Ｃされたコレク
タと、出力回路端子に接続されたコーミングどをイ１し
ている。下部出力トランジスタ番よ、第２のノードに接
続されたベースと、出力回路端子に接続されたコレクタ
と、アース電位に結合されたエミッタとを、β１シてい
る。ローレベルＮＡＮＤゲートから構成された第２の入
力手段は、第２の入力信号を受取るＪ：うにされかつ第
２のノードおよび第４のノードに接続された出力をイｊ
し、出力回路ｇ２Ｈ子を畠インピーダンス状態に維持す
るように下部出力Ｉ−ランジシスをターンオフする。
このｉｉ明のこれらのｄ３よび他の目的よ夕よび利点は
、同一、参照番号が全体を通じて相当部分を示している
添イζ１図面に関連して読むどきに以下の詳細な：Ｊ２
明１．ｓ ＋らより完全に明白となるであろうつ好ン１
ニジい実施例の１明 まず、図面を様々の見地から詳細に参照すると、第２図
には、２つの２−入力ローレベルＮ Ａ Ｎ ＋）ゲー
トＵ１および（）２を含む、この発明の非反転ａ速ロー
レベルゲートーショット４ニドランシスタートランジス
タロジック変換器回路１０が示されている。入力ロジッ
ク１８号Ｘ１’ｌは、Ｎ Ａ Ｎ Ｄゲ” −ト
Ｕ１ ｉ１５よび（）２の各々の２つの入力の一力に印
加される。入力信号ＴＥＳ丁は、単−一入力ローレベル
ＮＡＮＤゲートＵ３の入力に印加され、このＵ：３の出
力ｌＪ１、ＮΔＮ ｌ）ゲートＬＪ １ ｉｌｊ Ｊ：
びＵ２の各々のＩｆ！！ ｉｉ Ｊ−なりら第２のバッ
フに与えられる入力信号Ｔ Ｅ Ｓ Ｉ ｔ、１．１：
た、２−入力Ｎ Ａ Ｎ ［）ゲートＵ４．Ｕ５の各／
Ｚの入力の一方に印加される。
、同一、参照番号が全体を通じて相当部分を示している
添イζ１図面に関連して読むどきに以下の詳細な：Ｊ２
明１．ｓ ＋らより完全に明白となるであろうつ好ン１
ニジい実施例の１明 まず、図面を様々の見地から詳細に参照すると、第２図
には、２つの２−入力ローレベルＮ Ａ Ｎ ＋）ゲー
トＵ１および（）２を含む、この発明の非反転ａ速ロー
レベルゲートーショット４ニドランシスタートランジス
タロジック変換器回路１０が示されている。入力ロジッ
ク１８号Ｘ１’ｌは、Ｎ Ａ Ｎ Ｄゲ” −ト
Ｕ１ ｉ１５よび（）２の各々の２つの入力の一力に印
加される。入力信号ＴＥＳ丁は、単−一入力ローレベル
ＮＡＮＤゲートＵ３の入力に印加され、このＵ：３の出
力ｌＪ１、ＮΔＮ ｌ）ゲートＬＪ １ ｉｌｊ Ｊ：
びＵ２の各々のＩｆ！！ ｉｉ Ｊ−なりら第２のバッ
フに与えられる入力信号Ｔ Ｅ Ｓ Ｉ ｔ、１．１：
た、２−入力Ｎ Ａ Ｎ ［）ゲートＵ４．Ｕ５の各／
Ｚの入力の一方に印加される。
ＮＡＮＤゲート（）１１．１ノ５の他／’Ｊ ＦＪなり
ら第２の入力は、入力信号１を受取る。入力イｎ号１−
Ｒ１は。
ら第２の入力は、入力信号１を受取る。入力イｎ号１−
Ｒ１は。
３つの単−一人カローレベルＮＡＮＤゲートＵ６゜Ｕ７
およびＵ８の入力に接続されている。
およびＵ８の入力に接続されている。
第１のシコン１〜１＝トランジスタＱ ｉは、それぞれ
のＮＡＮＤゲートＵｌおよび（）４の出力に接続されて
ノードＡを形成するベースをイｊし、さらにＮＡＮＤゲ
ート（）２．Ｕ５およびＵ６の出力に接続されてノード
Ｂを形成するＪ−ミッタを有している。抵抗Ｒ１は、１
−ランシスタＱ１のベースに接続された一端と、電圧源
電位Ｖ ＣＣに接続された他端とを有し又いる。電源電
位は、゛「Ｔ１−回路に対しては典型的には標準の＋５
ｖである。抵抗Ｒ２は、トランジスタＱ１のコレクタに
接続されてノードＣを規定°丈る一端と、７１ｉ源電位
ＶＣＣに接続された他端とをイイし−（いる。ショッ１
−キダイオードＤ１は、ノードＤを形成するようにショ
ットキダイオードＤ２のカソードに結合されたカソード
を有している。このノードＤはさらに、抵抗］（７の一
端と、それぞれのＮＡＮＤゲート（〕７ ｒ３ Ｊ：び
Ｕ８の出力とに接続されている。、抵抗Ｒ７の他端は、
電源゛電位に結合されている。ダイオード［）１のアノ
ードは、トランジスタＱ１のベースに結合され、ダイオ
ードＤ２のアノードはトランジスタＱ１のコレクタに結
合されている。
のＮＡＮＤゲートＵｌおよび（）４の出力に接続されて
ノードＡを形成するベースをイｊし、さらにＮＡＮＤゲ
ート（）２．Ｕ５およびＵ６の出力に接続されてノード
Ｂを形成するＪ−ミッタを有している。抵抗Ｒ１は、１
−ランシスタＱ１のベースに接続された一端と、電圧源
電位Ｖ ＣＣに接続された他端とを有し又いる。電源電
位は、゛「Ｔ１−回路に対しては典型的には標準の＋５
ｖである。抵抗Ｒ２は、トランジスタＱ１のコレクタに
接続されてノードＣを規定°丈る一端と、７１ｉ源電位
ＶＣＣに接続された他端とをイイし−（いる。ショッ１
−キダイオードＤ１は、ノードＤを形成するようにショ
ットキダイオードＤ２のカソードに結合されたカソード
を有している。このノードＤはさらに、抵抗］（７の一
端と、それぞれのＮＡＮＤゲート（〕７ ｒ３ Ｊ：び
Ｕ８の出力とに接続されている。、抵抗Ｒ７の他端は、
電源゛電位に結合されている。ダイオード［）１のアノ
ードは、トランジスタＱ１のベースに結合され、ダイオ
ードＤ２のアノードはトランジスタＱ１のコレクタに結
合されている。
第２および第３のシコットキトランジスタＱ２およびＱ
３は、変換器回路の上部出力ステージを規定している。
３は、変換器回路の上部出力ステージを規定している。
トランジスタＱ２は、抵抗］＜２の一端に接続されたベ
ースを有してＪｊつ、抵抗Ｒ２の他端は電圧源電位ｖｃ
ｃｉ、：接続されている。１−ランシスタＱ２のコレク
タは抵抗ＩＲ３の一端に接続され、抵抗Ｒ３の他端ちま
た電源電位に１＆続されている。トランジスタＱ２のエ
ミッタは、トランジスタＱ３のベースｔＢよび抵抗１＜
４の−ｇｉ：に接続されてノードＥを形成している。ト
ランジスタＲ４の他端はアース電位に結合されている。
ースを有してＪｊつ、抵抗Ｒ２の他端は電圧源電位ｖｃ
ｃｉ、：接続されている。１−ランシスタＱ２のコレク
タは抵抗ＩＲ３の一端に接続され、抵抗Ｒ３の他端ちま
た電源電位に１＆続されている。トランジスタＱ２のエ
ミッタは、トランジスタＱ３のベースｔＢよび抵抗１＜
４の−ｇｉ：に接続されてノードＥを形成している。ト
ランジスタＲ４の他端はアース電位に結合されている。
シ；１ットキダイオード１）；３ば、ノードＣに接続さ
れたカソードと、ノード１−に接続されたアノードとを
有している。トランジスタＱ３のコレクタは、抵抗Ｒ５
の一端に結合され、抵抗＋＜５の（ｌ！！端は電Ｊ」電
位に結合されている。
れたカソードと、ノード１−に接続されたアノードとを
有している。トランジスタＱ３のコレクタは、抵抗Ｒ５
の一端に結合され、抵抗＋＜５の（ｌ！！端は電Ｊ」電
位に結合されている。
第４のショット：１トランジスタＱ４は、変換器回路の
下部出力トランジスタを規定している。トランジスタＱ
４のベースは、ノードＢにＩｆ ｔ−Ｈされている。ト
ランジスタＱ４のコレクタはトランジスタＱ３のエミッ
タに接続されて出力Ｙ１１を発生する出力回路端子を形
成し又いる。トランジスタＱ４のエミッタ１．１ア一ス
電位に結合されている。
下部出力トランジスタを規定している。トランジスタＱ
４のベースは、ノードＢにＩｆ ｔ−Ｈされている。ト
ランジスタＱ４のコレクタはトランジスタＱ３のエミッ
タに接続されて出力Ｙ１１を発生する出力回路端子を形
成し又いる。トランジスタＱ４のエミッタ１．１ア一ス
電位に結合されている。
この発明の変換器回路は、単一半導体チップ上で集積回
路として形成されるということが当業者によって理解さ
れるべきである。
路として形成されるということが当業者によって理解さ
れるべきである。
２−入力ＮＡＮＤゲートＵ１．Ｕ２．Ｌ）４ Ｊｊよび
Ｕ５はずべ１回−のゲートであり、それらの内部の詳細
は、第ご３図に示されている。示されているように、２
つの人ｈ Ｎ Ａ Ｎ ｌ）ゲート１よ、多重−エミッ
タショッ１〜：１−トランジスタＴ１ま３よひｊ代抗Ｒ
ＭＩから構成される準４１木的なシジッ１〜キ１−ワン
シスタートランジスタロジック（’Ｉ” ’ｒ １．、
）回路である。トランジスタＴ１のベースは、抵抗１
りＭｌの一端に接続され、１代！＞ｉ ＲＭ １の他端
は゛電圧源電位Ｖ Ｌ、 ｌ−に結合されている。トラ
ンジスタＴ１の第１のエミッタは、×１として示された
第１の入力端子に接続され、１−ランシスタＴ１の第２
の１−ミッタ（よＸ２として指定された第２の入力端子
に結合されている。トランジスタＴ１のコレクタはショ
ットキトランジスラダ「２のベースに接続されている。
Ｕ５はずべ１回−のゲートであり、それらの内部の詳細
は、第ご３図に示されている。示されているように、２
つの人ｈ Ｎ Ａ Ｎ ｌ）ゲート１よ、多重−エミッ
タショッ１〜：１−トランジスタＴ１ま３よひｊ代抗Ｒ
ＭＩから構成される準４１木的なシジッ１〜キ１−ワン
シスタートランジスタロジック（’Ｉ” ’ｒ １．、
）回路である。トランジスタＴ１のベースは、抵抗１
りＭｌの一端に接続され、１代！＞ｉ ＲＭ １の他端
は゛電圧源電位Ｖ Ｌ、 ｌ−に結合されている。トラ
ンジスタＴ１の第１のエミッタは、×１として示された
第１の入力端子に接続され、１−ランシスタＴ１の第２
の１−ミッタ（よＸ２として指定された第２の入力端子
に結合されている。トランジスタＴ１のコレクタはショ
ットキトランジスラダ「２のベースに接続されている。
トランジスタＴ２のコレクタはＹＩＣ指定された出力端
子に結合されている。トランジスタＴ２のエミッタはア
ース電位ＶＧＧに接続されている。
子に結合されている。トランジスタＴ２のエミッタはア
ース電位ＶＧＧに接続されている。
単一のまたは１−入力のＮＡＮＤゲート ＬＪ ３ 。
Ｕ６．Ｕ７およびＵ８はすべて同一のゲート′ｃあり、
それらの内部の詳＃ＤＩは第４図に示され−Ｃいる。
それらの内部の詳＃ＤＩは第４図に示され−Ｃいる。
１： 示されているように、１−入力のＮ Ａ
Ｎ Ｄゲートは、１対のショットキｉ〜ランシスタ１
−３，１−４ｉ１５よび抵抗ＲＭ ２ ／Ｊｌ ｒら構
成されでいる。トランジスタ丁３のベースは、１１（１
〕“ＬＩ’（Ｍ ２の一号１；に接続され−抵抗ＲＭ
２の他端は宙月諒電位Ｖ Ｉ−１−に結合されている。
Ｎ Ｄゲートは、１対のショットキｉ〜ランシスタ１
−３，１−４ｉ１５よび抵抗ＲＭ ２ ／Ｊｌ ｒら構
成されでいる。トランジスタ丁３のベースは、１１（１
〕“ＬＩ’（Ｍ ２の一号１；に接続され−抵抗ＲＭ
２の他端は宙月諒電位Ｖ Ｉ−１−に結合されている。
トランジスタ１３のエミッタ１よ、×３で示された入力
端子にも一合され、トランジスタＴ３のコレクタはシコ
ットキトランジスタＴ４のベースに結合されている１、
１−ランシスタＴ４のコレクタは、Ｙ２で示された出力
端子に結合され、トランジスタＴ４の一１ミッタシよ）
７−ス゛ｌｌ’ｒ （ｉンＶＧＧに結合されている。
端子にも一合され、トランジスタＴ３のコレクタはシコ
ットキトランジスタＴ４のベースに結合されている１、
１−ランシスタＴ４のコレクタは、Ｙ２で示された出力
端子に結合され、トランジスタＴ４の一１ミッタシよ）
７−ス゛ｌｌ’ｒ （ｉンＶＧＧに結合されている。
次に、この光明の変１％ ＩＱ：回路１０の０１作が、
入力信号Ｔ Ｅ Ｓ ｉ、１′３よび１“Ｒ１がローレ
ベルである通常の状態下にＵ３いＣ説１９Ｊされる。入
力信号Ｔ ＥＳ下はローであるのぐ、入力信号が１」−
であるかまたはハイであるかは問題とはならない。入力
信号Ｘ１１がローレベルのＸ１テ圧信月ひあるど仮定づ
。
入力信号Ｔ Ｅ Ｓ ｉ、１′３よび１“Ｒ１がローレ
ベルである通常の状態下にＵ３いＣ説１９Ｊされる。入
力信号Ｔ ＥＳ下はローであるのぐ、入力信号が１」−
であるかまたはハイであるかは問題とはならない。入力
信号Ｘ１１がローレベルのＸ１テ圧信月ひあるど仮定づ
。
ると、これは、イれそ゛れのノード△および［３にＵ３
けるＮ Ａ Ｎ ＋）ゲートＵ ’Ｉ ６３よびＵ２の
出力を°゛ハイ゛°レベル状ｌｊＪにして、これににり
抵抗Ｒ１を流れる電流をトランジスタＱ１のベースにＵ
５よびトランジスタＱ４のベースに向かってドライブさ
ぜる。したがって、トランジスタＱ１は、４通されまた
はターンオン状態にされ、それゆλに、ノードＣ１，：
おける電圧を、トランジスタ０４のベースにおける電圧
を越えるトランジスタＱ１のコレクターエミッタ間の電
圧降下にクランプづ゛るであろう。
けるＮ Ａ Ｎ ＋）ゲートＵ ’Ｉ ６３よびＵ２の
出力を°゛ハイ゛°レベル状ｌｊＪにして、これににり
抵抗Ｒ１を流れる電流をトランジスタＱ１のベースにＵ
５よびトランジスタＱ４のベースに向かってドライブさ
ぜる。したがって、トランジスタＱ１は、４通されまた
はターンオン状態にされ、それゆλに、ノードＣ１，：
おける電圧を、トランジスタ０４のベースにおける電圧
を越えるトランジスタＱ１のコレクターエミッタ間の電
圧降下にクランプづ゛るであろう。
しかしながら、ノードＣｋ： Ｕ５けるこの電圧は、ト
ランジスタＱ２おにびＵ３のベース−エミッタ間の結合
された電圧降下を越えてそれらをターンオンするには不
十分である。したがって、トランジスタＱ ２ Ｕ３よ
びＵ３は、非導通よ１．：はターンオフ状態にされる。
ランジスタＱ２おにびＵ３のベース−エミッタ間の結合
された電圧降下を越えてそれらをターンオンするには不
十分である。したがって、トランジスタＱ ２ Ｕ３よ
びＵ３は、非導通よ１．：はターンオフ状態にされる。
１−ランシスタＱ１をターンオフしながら、トランジス
タＱ４をターンオンＪ゛るのに十分なベースドライブ電
流が存在づるぐあろう。
タＱ４をターンオンＪ゛るのに十分なベースドライブ電
流が存在づるぐあろう。
その結果、出力信号Ｙ１１は、゛°ロー″レベル状態と
なるであろう。次に、変換器回路へのへカイ５号Ｘ１１
がハイレベルの電圧信号であると仮定すると、それぞれ
のノードΔおよびＢに８３１＝）るＮＡＮＤグー１−Ｕ
ｌおＪ：びＵ２（７）出力は’ ｕ −”レベルとなる
であろう。これは、１レグ［く１を流れる１［−流を減
少させ、こ１ｔにより１−ランシスタＱ１を非導通状態
にしかつトランジスタＱ４のベース電流を放電さμる１
、シたがって、抵抗１＜２を流れる電流は、トランジス
タＱ２のベースをドライブダるのに利用可能でありかつ
これをターンオンづ′ることかできるであろう。さらに
、これは抵抗Ｒ３を介して大きなｆＩｉ流を流れさｕト
ランジスタＱ３をもターンオンＪるＣあろう。１〜ラン
ジスクＱ４をターンオフしながら、出力Ｙ１１における
電圧レベルは°“ハイ″レベル状態になるぐあろう。
なるであろう。次に、変換器回路へのへカイ５号Ｘ１１
がハイレベルの電圧信号であると仮定すると、それぞれ
のノードΔおよびＢに８３１＝）るＮＡＮＤグー１−Ｕ
ｌおＪ：びＵ２（７）出力は’ ｕ −”レベルとなる
であろう。これは、１レグ［く１を流れる１［−流を減
少させ、こ１ｔにより１−ランシスタＱ１を非導通状態
にしかつトランジスタＱ４のベース電流を放電さμる１
、シたがって、抵抗１＜２を流れる電流は、トランジス
タＱ２のベースをドライブダるのに利用可能でありかつ
これをターンオンづ′ることかできるであろう。さらに
、これは抵抗Ｒ３を介して大きなｆＩｉ流を流れさｕト
ランジスタＱ３をもターンオンＪるＣあろう。１〜ラン
ジスクＱ４をターンオフしながら、出力Ｙ１１における
電圧レベルは°“ハイ″レベル状態になるぐあろう。
ＴＥＳＴ状態］；において、変換器回路１ｏの入力信号
Ｔ Ｅ Ｓ−ｒはハイレベルにされる。これは、入力信
号Ｉに入力信号×１１を無ツノにさせるという効果を有
している１、これは、入力信号Ｔ’ Ｅ Ｓ Ｔを１−
入力ローレベルＮ Ａ Ｎ Ｄグー１−Ｕ３を介して反
転することによ・）Ｃ実現されるということが理解され
るであろう、ＮＡＮＤゲート（）：もの出力は、ＮＡＮ
Ｄゲー１’ ＬＪ Ｉ Ｕ５よびＵ２の油力のずなわち
Ｕ２の入力とし−Ｃ利用される。しＩＣがって、入力信
号Ｘ １１１；Ｌ、無効にされ、かつ変換器回路は、入
力信シづ１に依存した態様で機１１シη−るであろう。
Ｔ Ｅ Ｓ−ｒはハイレベルにされる。これは、入力信
号Ｉに入力信号×１１を無ツノにさせるという効果を有
している１、これは、入力信号Ｔ’ Ｅ Ｓ Ｔを１−
入力ローレベルＮ Ａ Ｎ Ｄグー１−Ｕ３を介して反
転することによ・）Ｃ実現されるということが理解され
るであろう、ＮＡＮＤゲート（）：もの出力は、ＮＡＮ
Ｄゲー１’ ＬＪ Ｉ Ｕ５よびＵ２の油力のずなわち
Ｕ２の入力とし−Ｃ利用される。しＩＣがって、入力信
号Ｘ １１１；Ｌ、無効にされ、かつ変換器回路は、入
力信シづ１に依存した態様で機１１シη−るであろう。
入力信号Ｉによる変１匁暦回路の動作は、前述の通常状
態に対する６１作の態様と同一である。
態に対する６１作の態様と同一である。
変」美服回路を高インピーダンス状態で作動さ仕るため
に、入力信号ＴＲＩは、ハイレベルにされる。これは、
通常状態およびＴ Ｅ Ｓ １−状態の双方において動
作を／（１，−効にりるひあろう。入力ｆλ翼丁Ｒ１が
ハイのどきに、ト１△Ｎｌ）ゲート（）６．Ｕ７および
Ｕ８の出力は、トランジスタＱ １６３よびＱ２を流れ
る電流を減少させる。さらに、これは上部出力トランジ
スタＱ３おにび下部出力トランジスタＱ４の双方を非尋
通状態にする。その結果、出力回路端子における出力Ｙ
１１は、１ａインピーダンス状態を有するＣあろう。
に、入力信号ＴＲＩは、ハイレベルにされる。これは、
通常状態およびＴ Ｅ Ｓ １−状態の双方において動
作を／（１，−効にりるひあろう。入力ｆλ翼丁Ｒ１が
ハイのどきに、ト１△Ｎｌ）ゲート（）６．Ｕ７および
Ｕ８の出力は、トランジスタＱ １６３よびＱ２を流れ
る電流を減少させる。さらに、これは上部出力トランジ
スタＱ３おにび下部出力トランジスタＱ４の双方を非尋
通状態にする。その結果、出力回路端子における出力Ｙ
１１は、１ａインピーダンス状態を有するＣあろう。
Ｉ−ランジスクＱ４をターンオフする従来の手法は、第
１（ａ）図の先行技術に描かれたプルダウン抵抗Ｒ３を
用いることである。また、他の先行技術の手法は、第２
（ａ）図に示されたプルダウ７ ン抵抗−トランジ
スタ回路ｙＪ（Ｒ３，Ｒ７およびＱ ５）を用いること
である。しかしながら、これらの手法の双方は、トラン
ジスタＱ４の速いスイウンローレベルゲートＬＪ２．Ｌ
Ｊ５およびＬＪ ６の使用に比べてはるかに人山の電流
を必要とづる。この変換器回路の第２図にＪｊ４ノる一
ト部出力トランシスタＱ４は、はるかに短い時間でター
ンオフされかつ消費される７ｔＮ ／Ｊ ４Ｊ、少ない
。ノイズマージンは、トランジスタＱ４のベース−Ｌミ
ッタ電圧からＵ２、Ｕ５ｄ３よびＵ ８の出ｈ ｌ−ラ
ンジスクのコレクターエミッタ電圧を差し引いたはだけ
増大される。
１（ａ）図の先行技術に描かれたプルダウン抵抗Ｒ３を
用いることである。また、他の先行技術の手法は、第２
（ａ）図に示されたプルダウ７ ン抵抗−トランジ
スタ回路ｙＪ（Ｒ３，Ｒ７およびＱ ５）を用いること
である。しかしながら、これらの手法の双方は、トラン
ジスタＱ４の速いスイウンローレベルゲートＬＪ２．Ｌ
Ｊ５およびＬＪ ６の使用に比べてはるかに人山の電流
を必要とづる。この変換器回路の第２図にＪｊ４ノる一
ト部出力トランシスタＱ４は、はるかに短い時間でター
ンオフされかつ消費される７ｔＮ ／Ｊ ４Ｊ、少ない
。ノイズマージンは、トランジスタＱ４のベース−Ｌミ
ッタ電圧からＵ２、Ｕ５ｄ３よびＵ ８の出ｈ ｌ−ラ
ンジスクのコレクターエミッタ電圧を差し引いたはだけ
増大される。
出力Ｙ１１が高インピーダンス状態にあるときに、トラ
ンジスタＱ１のベースまたはノードＡにＪ５ける電圧は
、ＮΔＮ Ｉ）ゲートＵ１の出力端子Ｙ１に接続された
ショクｌ−にｌ−ランジスタ丁２（第３図）のコレクタ
ーエミッタ接合を介Ｊ゛る飽和電圧までクランプされる
。この電圧は、ノード△がショットキダイオード：ｌ：
／、：はバッファトランジスタスイッチを有している
従来のＩＪ法における電圧よりも°はるかに小さいのひ
、この変換器回路はｊｔ）大したノイズ余裕度を示１−
ぐあろう。
ンジスタＱ１のベースまたはノードＡにＪ５ける電圧は
、ＮΔＮ Ｉ）ゲートＵ１の出力端子Ｙ１に接続された
ショクｌ−にｌ−ランジスタ丁２（第３図）のコレクタ
ーエミッタ接合を介Ｊ゛る飽和電圧までクランプされる
。この電圧は、ノード△がショットキダイオード：ｌ：
／、：はバッファトランジスタスイッチを有している
従来のＩＪ法における電圧よりも°はるかに小さいのひ
、この変換器回路はｊｔ）大したノイズ余裕度を示１−
ぐあろう。
したがって、この九明の変換：洛回路は、先行技術の回
路に比べて次のよう４１刊点を有している：（１） 通
常およびＴＲＩ状態（トライステート）の双方にＪ３い
てより速い動Ｖ［速度をイｊしでいる： （２） 電力消費がより小さい；および（３） より＾
いノイズ余裕度をイイしている。
路に比べて次のよう４１刊点を有している：（１） 通
常およびＴＲＩ状態（トライステート）の双方にＪ３い
てより速い動Ｖ［速度をイｊしでいる： （２） 電力消費がより小さい；および（３） より＾
いノイズ余裕度をイイしている。
−ヒｊδの詳細な説明から、この発明は、必要な７八力
浦費がより小さくアース電位および雷Ｉ工源グリッチに
対する高いノイズ余裕度を示１」非反転畠速Ｏ−レベル
ゲートーショットキ１−ランジスクートランジスタロシ
ック変換器回路を提供Ｊ゛るということが１１月ｍ８れ
るであろう。この発明の！ａ′換器回路は、ローレベル
ＮＡＮＤゲートを利用して、出力を高インピーダンス状
態に維持Ｊ゛るように°ト部出力トランジスタを素早く
ターンオフ１」る。
浦費がより小さくアース電位および雷Ｉ工源グリッチに
対する高いノイズ余裕度を示１」非反転畠速Ｏ−レベル
ゲートーショットキ１−ランジスクートランジスタロシ
ック変換器回路を提供Ｊ゛るということが１１月ｍ８れ
るであろう。この発明の！ａ′換器回路は、ローレベル
ＮＡＮＤゲートを利用して、出力を高インピーダンス状
態に維持Ｊ゛るように°ト部出力トランジスタを素早く
ターンオフ１」る。
現在側がこの発明の好ましい実施例と考えられているか
についでＪｆ＋’＋かれかつ説明されたが、この発明の
真の範囲から離れることなく種々の変更および修正がな
され、同等のものによってその要素がｋＲ＠ 換えられ
得るということが当業者によって理解されるであろう。
についでＪｆ＋’＋かれかつ説明されたが、この発明の
真の範囲から離れることなく種々の変更および修正がな
され、同等のものによってその要素がｋＲ＠ 換えられ
得るということが当業者によって理解されるであろう。
さらに、この発明の中心的な範囲から前れることなく特
定の状況または材料をこの発明の教小内容に適合さける
多くの変更がなされるであろう。それっ）えに、この発
明は、この発明を実行りるＩこめに企画された最良の態
様として開示された特定の実施例に限定されるものでは
なく、しかしながらこの発明Ｃ，Ｌ添ト１された特許請
求の範囲の中に含まれるづ゛べての実施例を含むもので
あろう
定の状況または材料をこの発明の教小内容に適合さける
多くの変更がなされるであろう。それっ）えに、この発
明は、この発明を実行りるＩこめに企画された最良の態
様として開示された特定の実施例に限定されるものでは
なく、しかしながらこの発明Ｃ，Ｌ添ト１された特許請
求の範囲の中に含まれるづ゛べての実施例を含むもので
あろう
第１（ａ）図−３よび第１（ｂ）図１よ、先行技術の従
来のシコットギＴＴＬ回−゛δを示ず図である。 第２図は、この発明による、シ」ットキトランジスター
トランジスタロジック変換器回路を示ター図である。 第３図は、第２図の２−入力ＮＡＮＤゲートの内部の詳
細を示１図ひある。 第４図は、第２図の単一入力ＮＡＮＤゲートの内部の詳
細を示す図Ｃある。 図において、１（）は非反転高速ローレベルゲートーシ
コットキ１−ランシスター１−ランシスタ【二１シック
変換器回路、Ｕｌ、Ｕ２．ＬＪ４． （Ｊ５は２−人カ
ローレベルＮＡＮＤゲート１ＬＩ３．ｔＪ６．ｔ）７、
Ｕ８は単一入力Ｏ−レベルＮΔＮ ＋）ゲート、Ｑｌ、
Ｑ２．Ｑ、’３．Ｑ４はシミットキトランジスタ、Ｄｌ
、Ｄ２．［’）３はショク１〜キダイＡ−ドを示ず。 特許出願人 アドバンスト・マイクＬトディバイシズ・
イン二一ボレーテンド
来のシコットギＴＴＬ回−゛δを示ず図である。 第２図は、この発明による、シ」ットキトランジスター
トランジスタロジック変換器回路を示ター図である。 第３図は、第２図の２−入力ＮＡＮＤゲートの内部の詳
細を示１図ひある。 第４図は、第２図の単一入力ＮＡＮＤゲートの内部の詳
細を示す図Ｃある。 図において、１（）は非反転高速ローレベルゲートーシ
コットキ１−ランシスター１−ランシスタ【二１シック
変換器回路、Ｕｌ、Ｕ２．ＬＪ４． （Ｊ５は２−人カ
ローレベルＮＡＮＤゲート１ＬＩ３．ｔＪ６．ｔ）７、
Ｕ８は単一入力Ｏ−レベルＮΔＮ ＋）ゲート、Ｑｌ、
Ｑ２．Ｑ、’３．Ｑ４はシミットキトランジスタ、Ｄｌ
、Ｄ２．［’）３はショク１〜キダイＡ−ドを示ず。 特許出願人 アドバンスト・マイクＬトディバイシズ・
イン二一ボレーテンド
Claims (19)
- （１）非反転高速ローレベルゲート−ショットキトラン
ジスタ−トランジスタロジック変換器回路であって、 ２つの入力と１つの出力とを有する第１のＮＡＮＤロジ
ックゲートを備え、前記第１のＮＡＮＤゲートの出力は
第１のノードに接続され、 ２つの入力と１つの出力とを有する第２のＮＡＮＤロジ
ックゲートをさらに備え、前記第２のＮＡＮＤゲートの
一方の入力は前記第１のＮＡＮＤゲートの一方の入力お
よび第１の入力回路端子に接続され、前記第２のＮＡＮ
Ｄゲートの出力は第２のノードに接続され、 前記第１のノードに接続されかつ第１の抵抗を介して電
圧源電位に接続されたベースと、第２のノードに接続さ
れたエミッタと、第３のノードに接続されかつ第２の抵
抗を介して電源電位に接続されたコレクタとを有する第
１のショットキトランジスタと、 １つの入力と１つの出力とを有する第３のＮＡＮＤロジ
ックゲートとをさらに備え、前記第３のＮＡＮＤゲート
の出力は第１および第２のＮＡＮＤロジックゲートの第
２の入力に接続され、前記第３のＮＡＮＤゲートの出力
は第１および第２のＮＡＮＤゲートの第２の入力に接続
され、 ２つの入力と１つの出力とを有する第４のＮＡＮＤロジ
ックゲートと、 ２つの入力と１つの出力とを有する第５のＮＡＮＤロジ
ックゲートとをさらに備え、前記第５のＮＡＮＤゲート
の一方の入力は前記第３および第４のＮＡＮＤゲートの
入力および第２の入力回路端子に接続され、前記第５の
ＮＡＮＤゲートの出力は前記第２のノードに接続され、
かつ前記第４のＮＡＮＤゲートの出力は前記第１のノー
ドに接続され、前記第４および第５のＮＡＮＤゲートの
第２の入力は第３の入力回路端子に接続され、前記第３
のノードに結合されたベースと、第３の抵抗を介して電
源電位に接続されたコレクタと、第５のノードに接続さ
れたエミッタとを有する第２のショットキトランジスタ
と、 第５のノードに接続されかつ第４の抵抗を介してアース
電位に接続されたベースと、第５の抵抗を介して電源電
位に接続されたコレクタと、出力回路端子に接続された
エミッタとを有する上部出力トランジスタと、 前記第２のノードに接続されたベースと、前記出力回路
端子に接続されたコレクタと、アース電位に結合された
エミッタとを有する下部出力トランジスタとをさらに備
えた、非反転高速ローレベルゲート−ショットキトラン
ジスタ−トランジスタロジック変換器回路。 - （２）前記第１のＮＡＮＤゲートは、多重−エミッタシ
ョットキトランジスタ、第２のショットキトランジスタ
およびバイアス抵抗を含む、特許請求の範囲第１項記載
の変換器回路。 - （３）前記第２のＮＡＮＤゲートは、多重−エミッタシ
ョットキトランジスタ、第２のショットキトランジスタ
およびバイアス抵抗を含む、特許請求の範囲第２項記載
の変換器回路。 - （４）前記第３のＮＡＮＤゲートは、１対のショットキ
トランジスタとバイアス抵抗とを含む、特許請求の範囲
第３項記載の変換器回路。 - （５）前記第４のＮＡＮＤゲートは、１対のショットキ
トランジスタとバイアス抵抗とを含む、特許請求の範囲
第４項記載の変換器回路。 - （６）前記第５のＮＡＮＤゲートは、１対のショットキ
トランジスタとバイアス抵抗とを含む、特許請求の範囲
第５項記載の変換器回路。 - （７）前記第１のトランジスタのベースに接続されたア
ノードと、前記第４のノードに接続されたカソードとを
有する第１のショットキダイオードをさらに備える、特
許請求の範囲第１項記載の変換器回路。 - （８）前記第２のトランジスタのベースに接続されたア
ノードと、前記第４のノードに接続されたカソードとを
有する第２のショットキダイオードをさらに備える、特
許請求の範囲第７項記載の変換器回路。 - （９）前記第５のノードに接続されたアノードと、前記
第３のノードに接続されたカソードとを有する第３のシ
ョットキダイオードをさらに備える、特許請求の範囲第
８項記載の変換器回路。 - （１０）前記変換器回路は、単一半導体チップ上の集積
回路として形成される、特許請求の範囲第１項記載の変
換器回路。 - （１１）非反転高速ローレベルゲート−ショットキトラ
ンジスタ−トランジスタロジック変換器回路であって、 ２つの入力と１つの出力とを有する第１のＮＡＮＤゲー
トを備え、前記第１のＮＡＮＤゲートの出力は第１のノ
ードに接続され、 ２つの入力と１つの出力とを有する第２のロジックゲー
トをさらに備え、前記第２のＮＡＮＤゲートの一方の入
力は前記第１のＮＡＮＤゲートの一方の入力および第１
の入力回路端子に接続され、前記第２のＮＡＮＤゲート
の出力は第２のノードに接続され、 前記第１のノードに接続されかつ第１の抵抗を介して電
圧源電位に接続されたベースと、第２のノードに接続さ
れたエミッタと、第３のノードに接続されかつ第２の抵
抗を介して電源電位に接続されたコレクタとを有する第
１のショットキトランジスタと、 １つの入力と１つの出力とを有する第３のＮＡＮＤロジ
ックゲートとをさらに備え、前記第３のＮＡＮＤゲート
の出力は前記第１および第２のＮＡＮＤゲートの他方の
入力に接続され、前記第３のＮＡＮＤゲートの入力は入
力テスト（ＴＥＳＴ）信号に接続され、 ２つの入力と１つの出力とを有する第４のＮＡＮＤロジ
ックゲートをさらに備え、前記第４のＮＡＮＤゲートの
出力は第１のノードに接続され、２つの入力と１つの出
力とを有する第５のＮＡＮＤロジックゲートをさらに備
え、前記第５のＮＡＮＤゲートの一方の入力は、前記第
４のＮＡＮＤゲートの一方の入力および入力テスト（Ｔ
ＥＳＴ）信号に結合され、前記第５のＮＡＮＤゲートの
他方の入力は前記第４のＮＡＮＤゲートの他方の入力お
よび第２の入力回路端子に接続され、１つの入力と１つ
の出力とを有する第６のＮＡＮＤロジックゲートをさら
に備え、前記第６のＮＡＮＤゲートの出力は第２のノー
ドに接続され、１つの入力と１つの出力とを有する第７
のＮＡＮＤロジックゲートと、 １つの入力と１つの出力とを有する第８のＮＡＮＤロジ
ックゲートとをさらに備え、前記第８のＮＡＮＤゲート
の入力は前記第６および第７のＮＡＮＤゲートの入力お
よび第４の入力回路端子に接続され、 第３のノードに結合されたベースと、第３の抵抗を介し
て電源電位に接続されたコレクタと、第５のノードに接
続されたエミッタとを有する第２のショットキトランジ
スタと、 第５のノードに接続されかつ第４の抵抗を介してアース
電位に接続されたベースと、第５の抵抗を介して電源電
位に接続されたコレクタと、出力回路端子に接続された
エミッタとを有する上部出力トランジスタと、 前記第２のノードに接続されたベースと、前記出力回路
端子に接続されたコレクタと、前記アース電位に接続さ
れたエミッタとを有する下部出力トランジスタとをさら
に備えた、変換器回路。 - （１２）前記第１のＮＡＮＤゲートは、多重−エミッタ
ショットキトランジスタ、第２のショットキトランジス
タおよびバイアス抵抗を含む、特許請求の範囲第１１項
記載の変換器回路。 - （１３）前記第２のＮＡＮＤゲートは、多重−エミッタ
ショットキトランジスタ、第２のショットキトランジス
タおよびバイアス抵抗を含む、特許請求の範囲第１２項
記載の変換器回路。 - （１４）前記第３のＮＡＮＤゲートは、１対のショット
キトランジスタとバイアス抵抗とを含む、特許請求の範
囲１３項記載の変換器回路。 - （１５）前記第４および第５のＮＡＮＤゲートの各々は
、多重−エミッタショットキトランジスタ、第２のショ
ットキトランジスタおよびバイアス抵抗を含む、特許請
求の範囲第１４項記載の変換器回路。 - （１６）前記第６、第７および第８のＮＡＮＤゲートの
各々は、１対のショットキトランジスタとバイアス抵抗
とを含む、特許請求の範囲第１５項記載の変換器回路。 - （１７）非反転高速ローレベルゲート−ショットキトラ
ンジスタ−トランジスタロジック変換器回路であって、 第１の入力信号を受取るようにされかつ第１のノードお
よび第２のノードに接続された出力を有する第１の入力
手段と、 第１のノードに接続されかつ第１の抵抗を介して電圧源
電位に接続されたベースと、第２のノードに接続された
エミッタと、第３のノードに接続されかつ第２の抵抗を
介して電源電位に接続されたコレクタとを有する第１の
ショットキトランジスタと、 前記第３のノードに接続されたベースと、第３の抵抗を
介して電源電位に接続されたコレクタと、第５のノード
に接続されたエミッタとを有する第２のショットキトラ
ンジスタと、 第４のノードに接続されかつ第４の抵抗を介してアース
電位に接続されたベースと、第５の抵抗を介して電源電
位に接続されたコレクタと、出力回路端子に接続された
エミッタとを有する上部出力トランジスタと、 前記第２のノードに接続されたベースと、前記出力回路
端子に接続されたコレクタと、アース電位に結合された
エミッタとを有する下部出力トランジスタと、 テスト入力信号を受取るようにされかつテストの目的で
第２および第４のノードに接続された出力を有するロー
レベルＮＡＮＤゲートで形成された第２および第３の入
力手段と、 第４の入力信号を受取るようにされかつ第２のノードお
よび第４のノードに接続された出力を有し前記出力回路
端子を高インピーダンス状態に維持するように前記下部
出力および上部出力トランジスタをターンオフするロー
レベルＮＡＮＤゲートから形成された第４の入力手段と
を備えた、変換器回路。 - （１８）前記ローレベルＮＡＮＤゲートは、１対のショ
ッキトランジスタとバイアス抵抗とを含む、特許請求の
範囲第１７項記載の変換回路。 - （１９）前記変換器回路は、単一半導体チップ上の集積
回路として形成される、特許請求の範囲第１７項記載の
変換器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/644,833 US4607175A (en) | 1984-08-27 | 1984-08-27 | Non-inverting high speed low level gate to Schottky transistor-transistor logic translator |
| US644833 | 1991-01-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161525A true JPS6161525A (ja) | 1986-03-29 |
Family
ID=24586518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188293A Pending JPS6161525A (ja) | 1984-08-27 | 1985-08-26 | 非反転高速ローレベルゲート‐シヨツトキトランジスタ‐トランジスタロジツク変換器回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4607175A (ja) |
| EP (1) | EP0176244A3 (ja) |
| JP (1) | JPS6161525A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4754172A (en) * | 1986-12-16 | 1988-06-28 | Texas Instruments Incorporated | STL low impedance buffer/driver |
| AU623095B2 (en) * | 1987-11-20 | 1992-05-07 | Tandem Computers Incorporated | True TTL to true ECL bi-directional tristatable translator driver circuit |
| US4857776A (en) * | 1987-11-20 | 1989-08-15 | Tandem Computers Incorporated | True TTL output translator-driver with true ECL tri-state control |
| US5039892A (en) * | 1990-06-07 | 1991-08-13 | National Semiconductor Corporation | High speed data/tri-state sense circuit |
| CN1306707C (zh) * | 2005-02-04 | 2007-03-21 | 黑龙江大学 | 低压高速ttl与非门电路 |
| TW202230983A (zh) * | 2017-04-10 | 2022-08-01 | 美商肖特基Ｌｓｉ公司 | 肖特基互補金氧半非同步邏輯胞 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3736572A (en) * | 1970-08-19 | 1973-05-29 | Cogar Corp | Bipolar driver for dynamic mos memory array chip |
| US4042840A (en) * | 1975-09-02 | 1977-08-16 | Signetics Corporation | Universal differential line driver integrated circuit |
| US4255670A (en) * | 1979-01-24 | 1981-03-10 | Fairchild Camera And Instrument Corp. | Transistor logic tristate output with feedback |
| US4287433A (en) * | 1979-01-24 | 1981-09-01 | Fairchild Camera & Instrument Corp. | Transistor logic tristate output with reduced power dissipation |
| US4311927A (en) * | 1979-07-18 | 1982-01-19 | Fairchild Camera & Instrument Corp. | Transistor logic tristate device with reduced output capacitance |
| US4527115A (en) * | 1982-12-22 | 1985-07-02 | Raytheon Company | Configurable logic gate array |
| US4536664A (en) * | 1983-02-16 | 1985-08-20 | Texas Instruments Incorporated | A high speed, non-inverting circuit for providing an interface between TTL logic gates and Schottky transistor logic gates |
| US4486674A (en) * | 1983-07-05 | 1984-12-04 | Motorola, Inc. | Three state gate having enhanced transition to an active low |
-
1984
- 1984-08-27 US US06/644,833 patent/US4607175A/en not_active Expired - Fee Related
-
1985
- 1985-08-23 EP EP85306019A patent/EP0176244A3/en not_active Withdrawn
- 1985-08-26 JP JP60188293A patent/JPS6161525A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4607175A (en) | 1986-08-19 |
| EP0176244A3 (en) | 1988-01-13 |
| EP0176244A2 (en) | 1986-04-02 |
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