JPS6160452B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

この発明はプログラマブルシーケンスコントロ
ーラのモニタ装置に関し、特にプログラム中の任
意の出力命令を構成する一連の要素命令を表示す
ることによつて調べるためのモニタ装置に関す
る。 シーケンスコントローラは各種産業設備の自動
化において有効に利用されている。従来より、シ
ーケンスコントローラとしては、主として、リレ
ー回路が用いられている。しかしながら、リレー
回路は、(1)有接点であるため寿命が短く信頼性、
耐久性に欠ける、(2)めんどうな配線作業を必要と
する、(3)シーケンス変更、訂正に時間がかかる、
(4)設計、製造、調整に多大な労力、時間を要す
る、(5)設備の故障発見が困難で保全性に欠ける、
(6)使用リレー数が多くなれば大形化し設置スペー
スを広くとる、等の欠点を持つため、最近では、
計算機技術を応用し、プログラムによつてリレー
回路の欠点を除く、プログラマブルシーケンスコ
ントローラないしプログラマブルロジツクコント
ローラ等が提案され、実現されている。 上述のプログラマブルシーケンスコントローラ
において、或る出力命令に関する条件ないし要素
命令をモニタするために、プログラムの内容を表
示するモニタ装置が用いられている。このような
モニタ装置では、各プログラムステツプのアドレ
ス、データおよび命令の種類等を表示する。しか
しながら、従来のモニタ装置では、１プログラム
ステツプあるいは１アドレスずつの命令しか表示
し得ないものである。そのために、或る出力命令
が出ない場合には、その出力命令を構成する一連
の要素命令について、各ステツプ毎にすべて調べ
る必要がある。したがつて、プログラムチエツク
に多大な時間を必要とする。 また、このようなモニタ装置によつて内容を表
示するだけでは、シーケンス回路図（ラダー図）
上で、どの部分が不良なのか即座にはわからな
い。そのために、必ずラダー図を手もとにおいて
チエツクする必要が生じる。さらに、ラダー図を
みても、直ちに不良部分を知ることはできない。
たとえばOR構造の命令の場合、その出力が得ら
れても、すなわちパワーフロー（Power Flow
（通電）以下「PF」）があつても、そのOR命令を
構成する経路のどれかが不良であるかもしれな
い。したがつて、単にPFの有無によつても、不
良部分を即座に発見することはできない。そのた
めに、このシーケンスプログラムのチエツクに
は、非常に熟練した人員を必要とする。 一方、このようなシーケンスプログラムに不良
部分があれば、工場ないし現場の作業が停止して
しまい、いわゆるダウンタイム（Down Time）
を生じることになる。したがつて、上述したよう
に、そのチエツクのために時間がかかれば、必然
的にダウンタイムも最くなつてしまう。 それゆえに、この発明の主たる目的は、簡単に
プログラムをチエツクできるプログラマブルシー
ケンスコントローラののモニタ装置を提供するこ
とである。 この発明の他の目的は、短時間でプログラムを
チエツクでき、ダウンタイムを短縮し得るプログ
ラマブルシーケンスコントローラのモニタ装置を
提供することである。 この発明は、要約すれば、プログラム中の任意
の出力命令について、その命令を構成する一連の
要素命令たとえば接点命令、TMR（タイマ）命
令、CNT（カウンタ）命令、MD（メンテナンス
デイスプレイ）命令、MC（マスターコントロー
ル）命令およびOUT（出力）命令の中から、連
結性の高い命令構造たとえばAND構造、OR構
造、MD構造あるいはその他の単独命令を抽出
し、その抽出された要素命令を１つの群命令に構
成し、その群命令によつて出力命令のプログラム
を一括表示するものである。 好ましい実施例では、群情報記憶装置を有して
いて、この記憶装置には、群命令番号、群命令を
構成する先頭命令のアドレス、群命令連結構造、
群命令内部構造、スタツクの状態、群命令内部構
成数およびその他の情報を記憶する。 この発明の上述の目的およびその他の目的と特
徴は図面を参照して行なう以下の詳細な説明から
一層明らかとなろう。 第１図はこの発明を背景となるラダー図
（ladder diagram）の一例である。この第１図か
らもわかるように、出力命令Y100を出すための
各入力命令（接点）X0ないしX23を含む。 この第１図のラダー図は、第２図の要素命令と
してプログラムすることができる。ここで、
STAは、論理ラインの開始、論理演算の中間結
果を記憶させるための命令である。ANDは論理
積を示し、ORは論理和を示す。AND STAは中
間結果との論理積を示し、OR STAは中間結果
との論理和を示す。OUTは外部または内部へ出
力する命令である。 なお、この実施例には示さないが、TMR（内
部タイマを指定する）命令、CNT（内部カウン
タを指定する）命令、MCS（マスターコントロ
ールをセツトする；マスターコントロールリレー
の適用の始めを示す）命令、MCR（マスターコ
ントロールをリセツトする；マスターコントロー
ルリレーの適用の終了を示す）命令およびMD
（メンテナンスデイスプレイ；サイクル番号、入
出力番号を表示する）命令が用いられる。 また、この第２図に示すプログラム例において
X000ないしX023は、第１図の接点（入力）X0な
いしX23を指示するデータである。そして、この
ようなプログラムは、後に説明するプログラムメ
モリ（ROM，RAM，コアメモリないしその他の
周知のものから成る）にストアされている。 第３Ａ図はこの発明に用いられるパターン表示
装置の好ましい実施例を示す。構成において、こ
の実施例では、表示可能な群命令としてｍ行，ｎ
列のマトリクス構成されたG1，１ないしGm，ｎ
を用いる。さらに、OR構造を表示するための群
連結要素として（ｍ―１）行，（ｎ―１）列のマ
トリクス構成されたT1，１ないしTm―１，ｎ―
１を用いる。そして、各群G1，１ないしGm，ｎ
は、たとえば第３Ｂ図に示すように、周知の
「日」字形セグメントとして、７個の表示セグメ
ントSaないしSgによつて構成される。この実施
例では、このようなパターン表示装置を選択的に
点灯表示することによつて、第１図に示すラダー
図を、第４図あるいは第５図もしくは第６図に示
す群命令として一括表示する。 第７図はこの発明に用いられる群構成手段を含
む一実施例を示すブロツク図である。構成におい
て、第１図に示すラダー図に従つたプロクラム
（第２図）が、たとえばROM，RAMないしその
他の装置から成るプログラムメモリ１にストアさ
れている。アドレス検索回路２は、１つの出力命
令ないし群命令に関連する先頭のアドレス（第２
図の例ではSTA X000のアドレス「0000」）を検
索する手段であつて、たとえばキーボードを含
み、任意の要素命令ないし群命令のアドレスを選
択的に設定することもできる。このアドレス検索
回路２によつて指定されたアドレスは、アドレス
カウンタ３のプリセツト入力として与えられる、
アドレスカウンタ３は、さらに、アンドゲート１
０を経て与えられるクロツク源１１からのクロツ
ク（ステツプ）パルスによつて歩進され得る。そ
して、読出回路４は、アドレスカウンタ３のアド
レス指定によつて、プログラムメモリ１または群
情報メモリ２０から、要素命令情報または群命令
情報を読出し、構造検出回路５に与える。構造検
出回路５は、読出回路４によつて読出された要素
命令情報または群命令状報と、１ステツプ前に読
出されて一時メモリ８に記憶されている要素命令
または群命令とを比較し、命令構造変化検出す
る。そして、この構造検出回路５は、構造変化を
検出したとき、その要素命令に対する仮群番号お
よびそのアドレスならびに群内構造等を決定し、
仮群情報メモリ９に書込む。さらに、この構造検
出回路５は、仮群情報メモリ９への書込みが終る
ごとに、クロツク源１１の１クロツクパルス期間
に相当する時間ハイレベルの信号を導出し、アン
ドゲート１０の一方入力として与える。そして、
構造検出回路５は、プログラムメモリ１または群
情報メモリ２０からの要素命令または群命令がす
べて読出されたことに応じて、仮群アドレスカウ
ンタ１４を能動化するための信号を導出し、該カ
ウンタ１４に与える。なお、この構造検出回路５
の詳細な動作は、後に第１０図に示すフロー図を
参照して説明する。 スタツク指示回路６は、読出回路４からの要素
命令または群命令について、スタツク（stack）
に影響あるものであるか否かの判断を行なう。そ
して、スタツクに影響するものであれば、スタツ
ク指示回路６は、スタツクメモリ７に対して、プ
ツシユダウンスタツクまたはポツプアツプスタツ
クの指示を与える。スタツクメモリ７は、たとえ
ば第８図に示すように、Ｎ＋１個のスタツクSO
ないしSNを有し、スタツク指示回路６からのプ
ツシユダウンまたはポツプアツプの指示に従つ
て、スタツクを移動させる。より群しく説明する
と、スタツク指示回路６は、まず、先頭の要素命
令または群命令の読出しによりスタツクメモリ７
をリセツトする。つぎにスタツク指示回路６は、
構造検出回路５によつて検出した命令構造によつ
て、STAの場合にはプツシユダウン指示を、OR
STA（またはAND STA）の場合にはポツプアツ
プ指示を行なう。プツシユダウン指示の場合に
は、スタツクメモリ７のスタツクは、第８図に示
すように、SN―１→SN、SN―２→SN―１、…
…、S1→S2、S0→S1そしてスタツク指示回路６
→S0と移動する。ポツプアツプの場合には、第
８図に示すように、S0→スタツク指示回路６、
S1→S0、S2→S1、……、SN→SN―１と移動す
る。そして、プツシユダウンの場合スタツクSN
の内容はオーバフローし、ポツプアツプの場合に
は、スタツクSNはリセツトされる。 なお、一時メモリ８は、アドレスカウンタ３に
よつて指示されたプログラムメモリ１または群情
報メモリ２０のアドレスの１つ前のアドレスから
の命令を記憶するものであつて、前述のように、
構造検出回路５における構造変化検出の際に用い
られる。 仮群情報メモリ９は、構造検出回路５によつて
決定された仮群（Temporary Gronp：TG）番
号、仮群を構成する命令の先頭アドレス、仮群連
結構造、仮群内部構造、スタツク状態、仮群構成
命令数等の情報を記憶するためのものであり、構
造検出回路５からの情報を受ける。この仮群情報
メモリ９は、仮群アドレスカウンタ１４によつて
アドレス指定され、読出回路１２によつてそのア
ドレスから読出される。仮群アドレスカウンタ１
４は、前記構造検出回路５からの信号によつて能
動化され、アンドゲート１３を介して入力される
クロツク源１１のクロツクパルスによつて歩進さ
れる。読出回路１２によつて読出された仮群情報
は、構造検出回路１５に与えられる。 構造検出回路１５は、連結構造（AND，OR
等）を判別し、スタツク情報とともに群命令番号
決定回路１６、基準群指示回路１７およびマトリ
クスチエツク回路１９に与える。基準群指示回路
１７は、構造検出回路１５からのスタツク情報に
よつて、基準群番号を保護するために、スタツク
メモリ１８に対して、プツシユダウンまたはポツ
プアツプの指示を与える。スタツクメモリ１８
は、先に説明したスタツクメモリ７と同様に構成
され、かつ同様にプツシユダウン、ポツプアツプ
動作を行なう。マトリクスチエツク回路１９は、
群情報メモリ２０を検索して、たとえば第３図に
示したマトリクス形式の各表示群の使用状況をチ
エツクする。そして、群番号決定回路１６は、構
造検出回路１５からの情報と、マトリクスチエツ
ク回路１９からの情報に基づいて、仮群番号
（TGi）をマトリクス表現の群番号（Gi，ｊ）に
変更し、群情報メモリ２０に与える。なお、これ
らの回路１５，１６，１７，１８，１９の詳細な
動作は後に示す第１１Ａ図および第１１Ｂ図のフ
ロー図を参照して説明する。 群番号決定回路１６は、構造検出回路１５によ
つて群情報メモリ２０への書込みが終了するごと
に、クロツク源１１のクロツクパルスの１周期に
相当する時間だけ、ハイレベルの信号を導出し、
アンドゲート１３の一方入力として与える。さら
にこの群番号決定回路１６は、最終命令である出
力命令（プログラムされている）が検出される
と、ローレベルの信号を導出し、アンドゲート１
３を閉じるとともに、表示容量チエツク回路２１
を起動する。そして、群番号決定回路１６からの
マトリクス表現の群番号は、群情報がメモリ２０
にストアされる。群情報メモリ２０にストアされ
た群情報は、表示変換回路２２を経て、第３図に
示すマトリクス形式のパターン表示装置２３に表
示される。パターン表示装置はGRTあるいは
LEDないしその他のデイジタル表示手段で構成
される。 パターン表示装置２３の表示容量については、
自ら制限があり、群情報メモリ２０にストアされ
た群構成を一括表示できない場合がある。すなわ
ち、使用群命令の数がパターン表示装置２３の容
量を超す場合がある。そこで、上述の表示容量チ
エツク回路２１が有効となる。そして、回路２１
では、群情報メモリ２０の内容に基づいて使用群
命令の数がパターン表示装置２３の容量を超すか
どうかを判断する。表示容量を超えたときには、
表示変換回路２３に禁止信号を与えるとともに、
アドレスカウンタ３を能動化する。そして、アド
レスカウンタ３は群情報メモリ２０のアドレスを
順次指定する。そのため、群情報メモリ２０にス
トアされている群命令が、プログラムメモリ１に
ストアされている要素命令に代つて、それと同じ
ように読出回路４によつて読出される。そして、
この読出された群命令が前記要素命令と同じ回路
を経て、再びさらに大きなまとまりの群命令に構
成される。このような操作を繰返すことによつ
て、パターン表示装置２３によつて、或る１つの
出力命令を構成するプログラムを一括表示するこ
とができる。 ここで、この発明の理解を助けるために、第７
図の動作について説明するが、動作の説明に先立
つて、第１０図のフロー図とともに、構造検出回
路５の詳細な動作について説明する。たとえばテ
ンキー等（図示せず）が操作されると、それに応
じて、この構造検出回路５は、仮群情報メモリ９
をたとえばリセツトないしクリアして初期状態と
する。つづいて、アドレスカウンタ３の指定する
プログラムメモリ１のアドレスから要素命令が読
出される。構造検出回路５では、読込んだ要素命
令（ないし群命令）が先頭（その出力命令を構成
する）命令であるかどうかを判断する。また、先
頭命令でなければ、さらに、該命令がSTA，
OR，AND，OR，STA，AND，STA，OUTのい
ずれであるかを判断する。 先頭命令であれば、初期設定のために、仮群
TGの番号ｉとして「１」をセツトする。つづい
て、一時メモリ８に、命令STAをセツトする。
そして、この仮群TG1の内構成（要素命令）数を
１にセツトする。これは、先頭命令としても実質
的な命令を含むことを意味する。なお、先頭命令
の場合には必ずSTAを含むため、スタツク状態
としては「スタツク有」であり、スタツク指示回
路６に与える。応じて、スタツク指示回路６は、
スタツクメモリ７に対して、プツシユダウンスタ
ツクの指示を出す。つぎに、このときのアドレス
カウンタ３の内容すなわち先頭アドレスをこの仮
群TG1のアドレスにセツトする。そして、仮群
TG1に関する各情報（仮群番号，先頭アドレス、
仮群連結構造、仮群内構造、スタツク状態、仮群
内部構成数等）を仮群情報メモリ９の該当のアド
レスに書込む。その後、この先頭命令が出力命令
であるか否かを判断する。出力命令であれば、こ
の構造検出回路５の判断すなわちプログラムメモ
リ１（または20）の読出しを終了する。また、出
力命令でなければ、アドレスカウンタ３を＋１す
るために、アンドゲート１０を開かせる。 アドレスカウンタ３が＋１されて、再びプログ
ラムメモリ１（または20）の次のアドレスから命
令が読出される。そして、今度は先頭命令ではな
いので、さらに命令ではないので、さらに命令の
種類（STA，OR，AND，OR，STA，AND，
STAまたはOUT）を判断する。 命令がSTAである場合には、構造変化があつ
たとして、新らたな仮群TGの番号ｉとして、ｉ
＋１をセツトする。それとともに、STAである
ため、プツシユダウンスタツクを指示し、新しい
仮群TGiをスタツクメモリ７に保護させる。その
後は上述の先頭命令の場合と同様に、一時メモリ
８にSTAをセツトし、新仮群TGi内構成数を１に
セツトし、新仮群TGiのスタツク状態を「スタツ
ク有」とする。さらに、アドレスカウンタ３の内
容を新仮群TGiのアドレスににセツトし、新仮群
TGiの諸情報メモリ９に書込む。 命令がOR（またはAND）の場合には、まず、
一時メモリ８の内容すなわち１つ前の命令の内容
チエツクする。そして、１つ前の命令がSTAか
OR（またはAND）の場合には、構造変化がない
ものとして、直前の仮群TGiの内構成数を＋１す
る。それとともに、一時メモリ８をOR（または
AND）にセツトし、直前の仮群SGi内構造をOR
（またはANDにセツト）にセツトする。つづい
て、この直前の仮群TGiにおいて変わつた情報を
仮群情報メモリ９に書込む。 直前の命令がSTAかOR（またはAND）以外の
ものであれば、新しい番号ｉ＝ｉ＋１の仮群TGi
＋１を作成する。そして、新仮群TGiのスタツク
状態として「スタツクなし」をセツトするととも
に、新仮群TGiの内構成数を１にセツトし、その
連結構造をOR（またはAND）にセツトする。つ
ぎに、一時メモリ８をOR（またはAND）にセツ
トし、その新仮群TGiの内構造をOR（または
AND）にセツトする。さらに、構造変化があ
り、新しい仮群TGi（ｉ＝ｉ＋１）を決定したの
であるから、その仮群TGiの先頭命令のアドレス
（そのときのアドレスカウンタ３の内容）をTGi
のアドレスにセツトするとともに新仮群TGiの諸
情報を仮群情報メモリ９に書込む。 命令がOR STA（またはAND STA）の場合に
は、構造変化があるものとして、新らしい番号ｉ
＝ｉ＋１の新仮群TGiを作成する。このOR STA
（またはAND STA）は、先のSTA命令（仮群）
との論理和（または論理積）であるため、スタツ
ク指示回路６に対して、スタツクメモリ７におい
てポツプアツプスタツクによつて先の仮群TGj
（ｊ＝ｉ―ｘ）を呼出させるように、信号を与え
る。そして、その呼出した仮群TGjの連結構造を
OR（またはAND）にセツトする。それととも
に、一諸メモリ８をOR STA（またはAND
STA）にセツトし、新仮群TGiの連結構造をOR
STA（またはAND STA）にセツトする。以後
は、先の各ルーチンと同じく、アドレスカウンタ
３の内容をこの新仮群TGiの先頭アドレスとして
セツトし、新仮群TGiの情報をメモリ９に書込
む。 命令がOUTの場合には、構造変化があるとし
て、番号ｉ＝ｉ＋１の新しい仮群TGiを作成し、
その内構造をOUTにセツトする。そして、アド
レスカウンタ３の内容を先頭アドレスとしてセツ
トし、新仮群TGiの情をメモリ９に書込む。命令
がOUTであれば、それは出力命令であり１つの
プログラムの終りであるため、アドレスカウンタ
３は停止されて、終了となる。 さらに、動作の説明に先立つて、第１１Ａ図お
よび第１１Ｂ図に示すフロー図とともに、構造検
出回路１５、群番号決定回路１６、基準群指示回
路１７、スタツクメモリ１８およびマトリクスチ
エツク回路１９の一連の動作について説明する。
なお、第１１Ａ図、第１１Ｂ図においては、フロ
ー図の囲いの右肩に第７図に示すブロツク図の番
号を付した。 仮群アドレスカウンタ１４が能動化ないし起動
されると、たとえば群情報メモリ２０等をクリア
する等して、初期状態にセツトする。そして、仮
群アドレスカウンタ１４のアドレス指定に従つ
て、仮群情報メモリ９の内容を読出し、構造検出
回路１５に読込む。構造検出回路１５では、先に
説明した仮群情報のうち、仮群連結構造によつて
群連結構造の種類（先頭、AND，OR，AND
STA，OR STA，OUT）を判別する。 先頭群命令である場合には、基準群指示回路１
７では、無条件に、基準群GBi，ｊとしてGB1，
１をセツトする。したがつて、群番号決定回路１
６では、この指示に基づいて、選択された群
Gi，ｊとしてG1，１をセツトする。つづいて、
先頭の仮群TG1の情報を群情報メモリ２０のGi，
ｊ（G1，１）の領域に書込む。さらに出力かど
うかを判別し、出力群命令でなければ、仮群アド
レスカウンタ１４を＋１する。したがつて、仮群
情報メモリ９のアドレスが歩進されて、つぎの仮
群命令が読出回路１２によつて読出される。 連結構造がANDであれば、マトリクスチエツ
ク回路１９において、基準群GBi，ｊのすぐ下
（第９図において）の行における最大使用列数
jmaxを検知する。より詳しくいうと、第９図に
示す群Gi，ｊを基準群とする。一般的に、連結
構造がANDであればこの基準群の右（図示によ
る）の列、ORであれば基準群の下（図示によ
る）の行のチエツクとなる。したがつて、AND
連結ではGi，ｊ＋１〜Gm，ｊ＋１の各群のチエ
ツクし、使用中であればGi，ｊ＋２〜Gm，ｊ＋
２の各群をチエツクして使用中かどうかみる。使
用中であればこのようなチエツクを繰返し、最大
使用列数jmaxを検知する。このようにして、最
大使用列数jmaxを検知すると、群番号決定回路
１６では、Gi，jmax＋１の群を選択する。そし
て、構造検出回路１５では、読出された仮群情報
からスタツク付きかどうかを判断する。スタツク
付きであれば、構造検出回路１５は、基準群指示
回路１７に信号を与える。したがつて、スタツク
メモリ１８においては、プツシユダウンスタツク
の指示により、基準群GBi，ｊ（jmax＋１）を保
護する。そして、基準群指示回路１７は基準群番
号ｉ，ｊとして、ｉ，jmax＋１をセツトする。
その後スタツク付きでない場合と同じく、選択群
Gi，ｊに決定された仮群TGiの情報を群情報メモ
リ２０に書き込む。 連結構造がORの場合には、まず、構造検出回
路１５において、スタツク付きかどうか判断す
る。スタツク付であれば、上述の説明と同じよう
に、スタツクメモリ１８において、プツシユダウ
ンスタツク指示により基準群GBi，ｊを保護す
る。また、連結構造がORの場合には、第３図
（第９図）に示すような連結要素を用いるため、
群番号決定回路１６では、基準群GBi，ｊの左下
の連結要素Ti，ｊ―１（第９図）をオン状態に
セツトする。基準群指示回路１７では、基準群番
号ｉ，ｊとしてｉ＋１，ｊを指定し、新らたな基
準群GBi＋１，ｊをGBi，ｊとしてセツトする。
ここで、マトリツクスチエツク回路１９では、基
準群GBi，ｊと同一行でこの基準群よりも右方の
群に使用をチエツクする。そして、使用中であれ
ば、再び連結要素、基準群を変えてセツトする。
また使用中でなければ群番号決定回路１６におい
ては、選択群Gi，ｊとして基準群GBi，ｊをセツ
トする。 先の判断ステツプにおいて、スタツク付きでな
ければ、構造検出回路１５では、選択群Gi，ｊ
として、基準群GBi，ｊをセツトする。そして、
群番号決定回路１６では、連結構造がORである
ことから、選択群Gi，ｊの左下（第９図）の連
結要素Ti，ｊ−１をオン状態にセツトする。そ
れとともに、選択群番号ｉ，ｊとしてｉ＋１，ｊ
をセツトし、群Gi＋１，ｊを選択する。つづい
て、マトリクスチエツク回路１９において、選択
群Gi，ｊと同一行でかつそれより右方（図にお
いて）の群の使用をチエツクする。そして、使用
中であれば、再び連結要素、選択群を変えてセツ
トする。また、使用中でなければ、マトリクスチ
エツク回路１９では、基準群GBi，ｊから選択群
Gi，ｊまでの行における最大使用列数jmaxを検
知する。群番号決定回路１６では、このjmaxに
よつて、基準群GBi，ｊとGBi，jmaxの間の未使
用群をオン状態（連結要素として用いる）にセツ
トする。それとともに、この回路１６では選択群
Gi，ｊとGi，jmaxの間の未使用群を、連結要素
として用いるために、オン状態にセツトし、基準
群GBi，jmaxと選択群Gi，jmaxの間の右連結要
素Ti，jmaxをオン状態にセツトする。 その後、スタツク付であつてもなくても、選択
群Gi，ｊ（jmax）に相当する仮群TGiの情報を
群情報メモリ２０に書込む。 連結構造がOUTであれば、群番号決定回路１
６は選択群番号ｉ，ｊとして、ｌ，ｚをセツト
し、G1，ｚを選択する。それとともに、回路１
６では、第１行の各群G1，ｌ〜ｎの未使用群
を、連結要素として使用するように、オン状態に
セツトする。そして、この選択群G1，ｚに相当
する仮群TGiの情報を群情報メモリ２０に書込
む。その後、構造検出回路１５では、出力かどう
かを判別し、OUTは出力であるので、仮群アド
レスカウンタ１４の歩進を停めて、終了とする。 連結構造がAND STAであれば、基準群指示回
路１７は、スタツクメモリ１８にポツプアツプス
タツクの指示を与え、基準群GBi，ｊを変更す
る。その後仮群アドレスカウンタ１４を＋１させ
る。 連結構造がOR STAであれば、基準群指示回
路１７は、スタツクメモリ１８にポツプアツプス
タツクの指示を与え、基準群GBi，ｊ変更する。
そして、マトリクスチエツク回路１９では、現基
準群GBi，ｊから旧基準群GBi，ｊまでの行にお
ける最大使用列数jmaxを検知する。応じて、群
番号決定回路１６では、現基準群GBi，ｊと
GBi，jmaxの間の未使用群および旧基準群Gi，ｊ
とGBi，jmaxの間の未使用群を、連結要素として
用いるように、オン状態にセツトする。さらに、
基準群GBi，jmaxとGBi，jmaxの間の右連続要素
Ti，jmaxをオン状態にセツトする。その後、仮
群アドレスカウンタ１４を＋１する。以上でこの
発明の要部の詳細な構成ないし動作について一般
的に説明したが、以下には、第１図のラダー図、
第２図プログラムに基づいて、具体的に説明す
る。 まず、図示しないキー入力手段によつて、出力
命令Y100を呼出し、この命令Y100の一連のプロ
グラムをモニタするように設定する。この出力命
令Y100を構成する一連の要素命令は、第２図に
示すようにプログラムされている。そして、出力
命令OUT Y100のプログラムの先頭要素命令
は、アドレス検索回路２によつて、アドレス0000
の命令STAX000であることが検索される。した
がつて、アドレスカウンタ３には、先頭要素命令
アドレス0000がプリセツトされる。そして、読出
回路４によつて、命令STA X000が読出される。
構造検出回路５では、この命令が先頭命令である
ことから、仮群番号ｉを１として仮群TG１を作
成する。そして、この命令がSTA命令であるこ
とから、スタツク指示回路６は、スタツクメモリ
７にプツシユダウンスタツクの指示を与える。し
たがつて、仮群TG１がスタツクメモリ７のスタ
ツクS0に保護される。それとともに一時メモリ
８に命令STAがストアされる。 つづいて、構造検出回路５からの信号によつ
て、アンドゲート１０が開き、アドレスカウンタ
３が歩進され、プログラムメモリ１のアドレス
0001が指定される。そして、読出回路４からは命
令STA X001が読出され、構造検出回路５に与え
られる。この命令はSTAを含むものであるか
ら、構造検出回路５は、構造変化を検出して、新
らたな番号２の仮群TG2を作成する。さらに、こ
の命令がSTAであることから、スタツク指示回
路６は、スタツクメモリ７にプツシユダウンスタ
ツクの指示を与える。したがつて、スタツクメモ
リ７のスタツクの内容は、S0＝TG2，S1＝
TG1，S2…SN＝０となる。そして、一時メモリ
８にSTAが書込まれ、構造検出回路５は再びア
ンドゲート１０を開ける。そのため、アドレスカ
ウンタ３が歩進されて、プログラムメモリ１のア
ドレス0002が指定される。 そのため、読出回路４からは、プログラムメモ
リ１のアドレス0002の要素命令OR X002が読出
される。構造検出回路５では、一時メモリ８の内
容（１ステツプ前の命令）がSTAであるため、
構造変化がないと判断し、そのために新い仮群を
形成しない。ただ、先の仮群TG2の内構成数を２
とし、一時メモリ８にORをセツトし、仮群TG2
の内構造をORにセツトする。そして、構造検出
回路５が再びアンドゲート１０を開け、アドレス
カンタ３が＋１され、プログラムメモリ１のアド
レス0003が指定される。 そして、読出回路４からな命令STA X003が読
出され、構造検出回路５に与えられる。この命令
はSTAを含むものであるから、構造検出回路５
は、構造変化を検出して、新らたな番号３の仮群
TG3を作成する。さらに、この命令がSTAであ
ることから、スタツク指示回路６は、スタツクメ
モリ７にプツシユダウンスタツクの指示を与え
る。したがつて、スタツクメモリ７のスタツクの
内容は、S0＝TG3，S1＝TG2，S2＝TG1，S3…
SN＝０となる。そたて、一時メモリ８にSTAが
書込まれ、構造検出回路５は再びアンドゲート１
０を開ける。そのため、アドレスカウンタ３が歩
進されて、プログラムメモリ１のアドレス0004が
指定される。 以下同様にして、アドレス0004，0005の要素命
令は、仮群TG3に含まれ、この仮群TG3の内構造
はANDとして仮群情報メモリ９にストアされ
る。 アドレス0006の命令は、OR STAである。し
たがつて、構造検出回路５は、新しい仮群TG4を
形成するとともに、スタツク指示回路６によつて
ポツプアツプスタツクの指示を行なう。したがつ
て、スタツクメモリ７からの先の仮群TG3が構造
検出回路５に導びかれ、このOR STA命令との
関連で、仮群TG3の群連結構造がORとしてメモ
リ９に書込まれる。このとき、スタツクの状態
は、S0＝TG2，S1＝TG1，S2…SN＝０である。
つぎに、プログラムアドレス0007の内容は、
AND STAである。しがつて、スタツクメモリ７
にポツプアツプスタツクを行なわせ、スタツク
S0にある仮群TG2を構造検出回路５に導びく、
そして、仮群TG2の群連結構造がAND STAとの
関連で、ANDとしてメモリ９に書込まれる。す
なわち、TG3の群連結構造はTG4のOR STAに
よりORと定義され、その上のTG2の群連結構造
はその次に表われるAND STAによりANDと定
義される。 同様にして、アドレス0026の要素命令の読出
し、検出が終了すると、仮群として第２図に示す
TG1からTG16までの情報が仮群情報メモリ９に
ストアされる。 つぎに、アドレス0027の命令OUT Y100が読
出されると、仮群情報メモリ９に仮群TG17の情
報を書込むとともに、アンドゲート１０を閉じ
アドレスカウンタ３の機能を停止させる。このよ
うにして、第２図のPASS1が終了し、仮群情報
メモリ９が以後のPASS2の出発点となる。この
とき、仮群情報メモリ９に記憶されている内容
は、仮群番号、先頭命令のアドレス、連結構造、
内構造、スタツク情報、内構成数等であり、第２
図に示す。 つぎに、仮群番号TGiを群番号Gi，ｊに変更す
るためのPASS2の操作を行なう。PASS1が終了
すると、仮群アドレスカウンタ１４が起動ないし
能動化される。PASS2における必要情報は、群
連結構造、スタツク情報、基準群番号、使用群番
号の４種である。群の先頭命令のアドレス、内構
造、内構成数については仮群情報メモリ９の内容
と群情報メモリ２０の内容が共通である。 PASS2の開始として、構造検出回路１５に仮
群情報メモリ９のアドレス0000からの仮群TG1が
入力される。先頭群命令であるTG1の情報は、基
準群指示回路１７に入力され、スタツクメモリ１
８をリセツトするとともに、そのスタツクS0に
基準群G1，１をセツトする。また、マトリツク
スチエツク回路１９への入力によつて、この回路
１９をリセツトし、群G1，１を使用状態にセツ
トする。群情報メモリ２０には、選択群G1，１
の領域に仮群TG1の情報をストアする。 つぎに、群番号決定回路１６は、群G1，１を
選択したことに応じて、アンドゲート１３を開
け、仮群アドレスカウンタ１４を歩進せしめる。
したがつて読出回路１２からは、仮群情報メモリ
９からの仮群TG2が読出される。この仮群TG2の
連結構造は、ANDであることから、基準群G1，
１に対してANDの位置にある群G1，２が選択さ
れる。このとき、マトリクスチエツク回路１９に
より、Gi，２（ｉ＝１〜ｍ）の使用がチエツク
される。そして、使用している群がないことか
ら、正式に選択群G1，２として群情報メモリ２
０に書込む。また、スタツク付であるため、スタ
ツクメモリ１８にプツシユダウンスタツクの指示
を基準群指示回路１７から送る。なお、基準群
は、スタツクメモリ１８のスタツクS0に記憶さ
れているものであるから、この時点では、G1，
２となる。 つぎに、群番号決定回路１６からの信号によつ
て、アンドゲート１３が開かれ、仮群アドレスカ
ウンタ１４が＋１される。したがつて、仮群情報
メモリ９から、仮群TG3が読出される。この仮群
TG3は、スタツク付のOR構造である。そのた
め、先の基準群G1，２に対するOR構造となり、
連結要素T1，１を選択する。また、このとき、
マトリクスチエツク回路１９によつて、G2，ｊ
（２〜ｎ）の使用がチエツクされる。そして、使
用している群がないことから、群番号決定回路１
６は正式にG2，２を選択し、群情報メモリ２０
に書込む。また、スタツク付であるため、基準群
をかえる必要があり、基準群指示回路１７によつ
て、スタツクメモリ１８にプツシユダウンスタツ
クを指示する。応じて、スタツクメモリ１８のス
タツク０＝G2，２、S1＝G1，２、S2＝G1，１と
なり、新しい基準群（TBi，ｊ）として、スタツ
クS0の内容すなわちG2，２が決められる。 つぎの仮群情報メモリ９のアドレス0003から
は、仮群TG4が読出される。この仮群TG4はOR
STAである。この命令OR STAによつて、スタ
ツクメモリ１８にポツプアツプスタツクの指示を
与え、基準群をかえる。その結果スタツクS0＝
G1，２、S1＝G1，１となり、基準群はG1，２と
なる。また、OR STAはスタツクS0・G2，２と
S1・G1，２との連結をORとするものであり、連
結要素T1，２をオン状態としてセツトする。さ
らに、つぎの仮群TG5は、AND STAである。ス
タツクメモリ１８へのポツプアツプスタツクの指
示によつて、基準要素として、G1，１をスタツ
クS0に示す。そして、つぎの仮群TG6がスタツ
クなしのMND連結構造であることから、基準群
指示回路１７はスタツクメモリ１８には何らの指
示も与えない。基準群G1，１に対するAND連結
は、G1，２であるが、マトリクスチエツク回路
１９によつてこのGi，２（ｉ＝１〜ｍ）をチエ
ツクする。そして、G1，２がすでに使用されて
いるため、つぎの列Gi，３（ｉ＝１〜ｍ）の群
のチエツクを行なう。したがつて、この仮群TG6
は群番号G1，３として決定される。しかしなが
ら、スタツクメモリ１８が移動しないため、基準
群番号G1，１に変更はない。 つぎに仮群情報メモリ９のアドレス0006の内容
すなわち仮群TG7は、連結構造がORであり、ス
タツク付きである。基準群G1，１に対してOR連
結であるため、マトリクスチエツク回路１９で
は、まず、G2，ｊ（ｊ＝１〜ｎ）の使用をチエ
ツクする。ところが、G2，２がすでに使用され
ているため、つぎの行G3，ｊ（ｊ＝１〜ｎ）の
群をチエツクする。この行の群はいずれも未使用
であるため、群番号決定回路１６では、正式に、
仮群TG7をTG3，１と決定する。また、この仮群
TG7はスタツク付であるため、基準群指示回路１
７は、基準群を変更するために、スタツクメモリ
１８にプツシユダウンスタツクの指示を行なう。
したがつて、選択群G3，１がスタツクS0に記憶
され、新しい基準群となる。すなわち、このとき
のスタツクの状態はS0＝G3，１、S1＝G1，１、
S2…SN＝０となる。 つぎに仮群TG8が読出され、群番号決定回路１
６では、この仮群TG8に対して、群G4，１を選
択する。そして、仮群TG9が読出され、群番号決
定回路１６では、連結要素T3，１を選択する。
なお、このとき、スタツクの状態は、S0＝G3，
１、S1＝G1，１である。 さらに、仮群TG10は、OR STAである。した
がつて、基準群指示回路１７は、スタツクメモリ
１８に対して、ポツプアツプスタツク指示を行な
う。また、このORは、群G1，１とG3，１との
OR連結を示すものである。このとき、群G3，１
は、単純に群G1，１にOR接続されるものではな
く、群G1，１に付髄する群（第２図、第３図の
例では、G1，２，G1，３、G2，２）すべてに対
するOR連結といえる。したがつて、群番号決定
回路１６では、群G1，１とG3，１との間に存在
する３行の群の中から最大の使用列数G1，３を
検出し、その右側の連結要素T1，３およびT2，
３と、群G3，１から連結要素T1，３およびT2，
３までの単なる接続要素としての群G3，２およ
びG3，３とを選択する。このOR STAの連結手
法は、スタツクなしのOR構造の先の群への連結
要素選択にも適用され得る。 仮群TG11〜TG16にも、同様にして、この第２
図に示す群、連結要素が選択される。 そして、最終の仮群TG17が続出されると、構
造検出回路１５はアンドゲート１３を閉じ、以後
仮群アドレスカウンタ４の機能を停止させる。な
お、この最終仮群TG17を続出すとき、基準要素
（スタツクS0）がG1，１になつていることが、プ
ログラムの構造上正しい条件となる。また、出力
群はG1，ｚであることから、この第１行の残り
の群G1，５〜G1，ｎは、単に連結要素として選
択される。このようにして、PASS2が終了す
る。この時点で、群情報メモリ２０には各選択群
の情報と、接続要素としてのG3，２およびG3，
３と、連結要素T1，１、T1，２、T1，３、
T2，３，T1，４およびT2，４の情報とがストア
されている。 最終の仮群TG17を読出して、アンドゲート１
３が閉じられると、表示容量チエツク回路２１が
起動ないし能動化される。そして、パターン表示
装置２３によつて、群情報メモリ２０にストアさ
れたすべての群ないし連結要素が表示できれば、
このメモリ２０の内容が装置２３によつて、第４
図に示すように、一括表示される。なお、この選
択群の表示は、個々の群を第３Ｂ図に示す「日」
字形セグメント形式とすれば、たとえばセグメン
トSd，Se.Sf，Sgを点灯することによつて表示す
ればよい。 また、パターン表示装置２３の容量が群情報メ
モリ２０にストアされた群ないし連結要素の数よ
り小さい場合には、再度群命令をより大きなまと
まりの群命令として構成し、表示すべき群数を減
らし、パターン表示装置２３で一括表示できるよ
うに繰返す。すなわち、表示容量チエツク回路２
１によつて、容量オーバーが検知されると、この
回路２１はアドレスカウンタ３を再び能動化す
る。したがつて、群情報メモリ２０のアドレス
0000の群G1，１から順に群命令が読出回路４に
よつて読出される。そして、このメモリ２０から
の群命令について、上述のPASS1，PASS2を適
用する。この結果、第５図に示すような新しい群
配置として一活表示され得る。 第５図の群配置によつてもなおパターン表示装
置２３の容量をオーバーすれば、さらに、
PASS1，PASS2を適用する。そうすれば第６図
に示す群配置として一括表示され得る。 なお、第４図、第５図、第６図の関係は次表の
とおりである。 The present invention relates to a monitor device for a programmable sequence controller, and more particularly to a monitor device for examining by displaying a series of elementary instructions constituting an arbitrary output instruction in a program. Sequence controllers are effectively used in the automation of various industrial equipment. Conventionally, relay circuits have been mainly used as sequence controllers. However, relay circuits are (1) short-lived and unreliable because they are contact points;
(2) Requires troublesome wiring work; (3) Sequence changes and corrections take time;
(4) It takes a lot of effort and time to design, manufacture, and adjust; (5) it is difficult to detect equipment failures and lacks maintainability;
(6) As the number of relays used increases, they become larger and require more installation space, so recently,
By applying computer technology, programmable sequence controllers or programmable logic controllers, etc., which eliminate the drawbacks of relay circuits through programs, have been proposed and realized. In the programmable sequence controller described above, a monitor device that displays the contents of a program is used to monitor conditions or elemental instructions regarding a certain output instruction. Such a monitor device displays the address, data, type of instruction, etc. of each program step. However, conventional monitor devices can only display instructions one program step or one address at a time. For this reason, if a certain output command is not issued, it is necessary to examine every step of the series of elemental commands that make up the output command. Therefore, a large amount of time is required for program checking. In addition, simply displaying the contents using such a monitor device is not enough to display the sequence circuit diagram (ladder diagram).
It is not immediately clear which part is defective. Therefore, it is necessary to always check the ladder diagram at hand. Furthermore, even by looking at the ladder diagram, it is not possible to immediately determine the defective part.
For example, in the case of an instruction with an OR structure, even if the output is obtained, that is, the power flow
(Powered) (hereinafter referred to as "PF"), one of the paths that make up the OR instruction may be defective. Therefore, it is not possible to immediately discover a defective part simply by the presence or absence of a PF. Therefore, checking this sequence program requires highly skilled personnel. On the other hand, if there is a defect in such a sequence program, work at the factory or site will stop, resulting in so-called down time.
will occur. Therefore, as mentioned above, if the check takes time, downtime will inevitably be minimized. Therefore, the main object of the present invention is to provide a monitor device for a programmable sequence controller that allows easy checking of programs. Another object of the present invention is to provide a programmable sequence controller monitor device that can check programs in a short time and reduce downtime. To summarize, this invention deals with any output instruction in a program, and a series of element instructions that make up that instruction, such as a contact instruction, a TMR (timer) instruction, a CNT (counter) instruction, an MD (maintenance display) instruction, and an MC instruction. Extract highly connected instruction structures such as AND structure, OR structure, MD structure, or other single instructions from (master control) instructions and OUT (output) instructions, and combine the extracted element instructions into one group instruction. The output instruction program is displayed all at once using the group instructions. The preferred embodiment has a group information storage device, which stores the group instruction number, the address of the first instruction constituting the group instruction, the group instruction concatenation structure,
It stores the internal structure of group instructions, the state of the stack, the number of internal configurations of group instructions, and other information. The above objects and other objects and features of the invention will become more apparent from the following detailed description with reference to the drawings. FIG. 1 is an example of a ladder diagram that provides the background for this invention. As can be seen from FIG. 1, each input command (contact point) X0 to X23 is included for issuing the output command Y100. The ladder diagram shown in FIG. 1 can be programmed as the element instructions shown in FIG. here,
STA is an instruction for starting a logic line and storing intermediate results of logic operations. AND indicates logical product, and OR indicates logical sum. AND STA indicates a logical product with an intermediate result, and OR STA indicates a logical sum with an intermediate result. OUT is an instruction to output externally or internally. Although not shown in this embodiment, the TMR (specifies internal timer) instruction, CNT (specifies internal counter) instruction, and MCS (set master control; indicates the beginning of application of master control relay) instruction , MCR (reset master control; indicates the end of application of master control relay) command and MD
(Maintenance display; display cycle number, input/output number) command is used. Also, in the program example shown in Figure 2,
X000 to X023 are data indicating the contacts (inputs) X0 to X23 in FIG. Such programs are stored in a program memory (comprised of ROM, RAM, core memory, or other well-known memory), which will be described later. FIG. 3A shows a preferred embodiment of the pattern display device used in the present invention. In this embodiment, in the configuration, m lines, n lines are displayed as group instructions.
A matrix of columns G1,1 to Gm,n
Use. Furthermore, T1,1 to Tm-1,n-, which are configured as a matrix of (m-1) rows and (n-1) columns, are used as group connected elements to display the OR structure.
1 is used. And each group G1,1 to Gm,n
is composed of seven display segments Sa to Sg, as well-known "Japanese"-shaped segments, as shown in FIG. 3B, for example. In this embodiment, by selectively lighting and displaying such a pattern display device, the ladder diagram shown in FIG. 1 can be displayed all at once as a group command shown in FIG. 4, FIG. 5, or FIG. do. FIG. 7 is a block diagram showing an embodiment including group configuring means used in the present invention. In the structure, a program (FIG. 2) according to the ladder diagram shown in FIG. 1 is stored in a program memory 1 consisting of, for example, ROM, RAM or other devices. The address search circuit 2 searches for the first address (second address) related to one output instruction or group instruction.
In the illustrated example, the means for searching for the address "0000" of STA X000 includes, for example, a keyboard, and can also selectively set the address of any element instruction or group instruction. The address specified by the address search circuit 2 is given as a preset input to the address counter 3.
Address counter 3 further includes AND gate 1
can be stepped by a clock (step) pulse from clock source 11 applied via 0. Then, the read circuit 4 reads element instruction information or group instruction information from the program memory 1 or the group information memory 20 according to the address designation of the address counter 3, and provides it to the structure detection circuit 5. The structure detection circuit 5 compares the element instruction information or group instruction status information read out by the reading circuit 4 with the element instruction or group instruction read out one step before and stored in the temporary memory 8, Detects instruction structure changes. When the structure detection circuit 5 detects a structure change, it determines the temporary group number, address, and intra-group structure for the element instruction, and
Write to temporary group information memory 9. Furthermore, every time writing to the temporary group information memory 9 is completed, the structure detection circuit 5 derives a high level signal for a period corresponding to one clock pulse period of the clock source 11, and supplies it as one input to the AND gate 10. and,
The structure detection circuit 5 derives a signal for activating the temporary group address counter 14 in response to all element instructions or group instructions being read from the program memory 1 or the group information memory 20, and activates the temporary group address counter 14. give to Note that this structure detection circuit 5
The detailed operation will be explained later with reference to the flowchart shown in FIG. The stack instruction circuit 6 performs stack instruction for the element instructions or group instructions from the read circuit 4.
Determine whether or not there is an impact on If the stack is affected, the stack instruction circuit 6 instructs the stack memory 7 to perform a push-down stack or a pop-up stack. For example, as shown in FIG. 8, the stack memory 7 stores N+1 stack SOs.
or SN, and moves the stack according to a push-down or pop-up instruction from the stack instruction circuit 6. To explain in more detail, the stack instruction circuit 6 first writes the stack memory 7 by reading the first element instruction or group instruction.
Reset. Next, the stack instruction circuit 6
Depending on the instruction structure detected by the structure detection circuit 5, in the case of STA, a pushdown instruction is issued, an OR
In the case of STA (or AND STA), a pop-up instruction is given. In the case of a pushdown instruction, the stack in the stack memory 7 is changed from SN-1 to SN, SN-2 to SN-1, . . . as shown in FIG.
..., S1→S2, S0→S1 and stack instruction circuit 6
→Move to S0. In the case of pop-up, as shown in FIG. 8, S0 → stack instruction circuit 6,
Moves from S1 to S0, S2 to S1, ..., SN to SN-1. And in case of pushdown, stack SN
If the contents of the stack overflow and pop up, the stack SN is reset. The temporary memory 8 is for storing instructions from the address immediately before the address in the program memory 1 or the group information memory 20 indicated by the address counter 3, and as described above,
It is used when the structure detection circuit 5 detects a structural change. The temporary group information memory 9 stores the temporary group (TG) number determined by the structure detection circuit 5, the start address of the instructions forming the temporary group, the temporary group concatenation structure, the temporary group internal structure, the stack state, It is used to store information such as the number of instructions forming a temporary group, and receives information from the structure detection circuit 5. This temporary group information memory 9 is addressed by a temporary group address counter 14 and read from the address by a readout circuit 12. Temporary group address counter 1
4 is activated by the signal from the structure detection circuit 5 and is stepped by the clock pulse of the clock source 11 inputted through the AND gate 13. The temporary group information read by the readout circuit 12 is given to the structure detection circuit 15. The structure detection circuit 15 detects a connected structure (AND, OR
etc.) and provides it to the group instruction number determination circuit 16, reference group instruction circuit 17, and matrix check circuit 19 together with stack information. Based on the stack information from the structure detection circuit 15, the reference group instruction circuit 17 gives a push-down or pop-up instruction to the stack memory 18 in order to protect the reference group number. Stack memory 18
The stack memory 7 is constructed in the same manner as the stack memory 7 described above, and similarly performs push-down and pop-up operations. The matrix check circuit 19 is
The group information memory 20 is searched to check the usage status of each display group in the matrix format shown in FIG. 3, for example. Then, the group number determination circuit 16 changes the temporary group number (TGi) to the group number (Gi, j) in matrix representation based on the information from the structure detection circuit 15 and the information from the matrix check circuit 19, The information is given to the group information memory 20. Note that detailed operations of these circuits 15, 16, 17, 18, and 19 will be explained with reference to flowcharts shown in FIGS. 11A and 11B shown later. The group number determining circuit 16 derives a high level signal for a period corresponding to one cycle of the clock pulse of the clock source 11 each time the structure detecting circuit 15 finishes writing to the group information memory 20.
It is given as one input of the AND gate 13. Furthermore, when an output command (programmed) which is the final command is detected, this group number determination circuit 16 derives a low level signal and outputs a low level signal to the AND gate 1.
3 and closes the display capacitance check circuit 21.
Start. The group number in the matrix representation from the group number determining circuit 16 is determined by the group information stored in the memory 20.
Stored in The group information stored in the group information memory 20 passes through a display conversion circuit 22 and is displayed on a matrix-format pattern display device 23 shown in FIG. The pattern display device is GRT or
It consists of LED or other digital display means. Regarding the display capacity of the pattern display device 23,
Due to its own limitations, the group configuration stored in the group information memory 20 may not be displayed all at once. That is, the number of used group commands may exceed the capacity of the pattern display device 23. Therefore, the display capacitance check circuit 21 described above becomes effective. And circuit 21
Then, based on the contents of the group information memory 20, it is determined whether the number of used group commands exceeds the capacity of the pattern display device 23. When the displayed capacity is exceeded,
While giving a prohibition signal to the display conversion circuit 23,
Activate address counter 3. Then, the address counter 3 sequentially specifies the addresses of the group information memory 20. Therefore, the group instructions stored in the group information memory 20 are read out by the readout circuit 4 in the same way as the element instructions stored in the program memory 1. and,
The read group instructions pass through the same circuit as the element instructions and are again configured into a larger group of instructions. By repeating such operations, the pattern display device 23 can display all programs constituting one output command at once. Here, to help understand this invention, the seventh
The operation shown in the figure will be explained. Prior to the explanation of the operation, the detailed operation of the structure detection circuit 5 will be explained with reference to the flowchart of FIG. 10. For example, when a numeric keypad or the like (not shown) is operated, the structure detection circuit 5 detects the temporary group information memory 9.
For example, it is reset or cleared to the initial state. Subsequently, the element instruction is read from the address in the program memory 1 specified by the address counter 3. The structure detection circuit 5 determines whether the read element instruction (or group instruction) is the first instruction (constituting the output instruction). Furthermore, if it is not the first instruction, the instruction is STA,
Determine whether it is OR, AND, OR, STA, AND, STA, or OUT. If it is the first instruction, the temporary group is
Set "1" as the TG number i. Next, the instruction STA is set in the temporary memory 8.
Then, the number of components (element instructions) in this temporary group TG1 is set to one. This means that the first instruction also includes a substantial instruction. Note that since the first instruction always includes STA, the stack status is "stacked" and is provided to the stack instruction circuit 6. Accordingly, the stack instruction circuit 6:
A pushdown stack instruction is issued to the stack memory 7. Next, the content of the address counter 3 at this time, that is, the start address, is set to the address of this temporary group TG1. And the temporary group
Various information regarding TG1 (temporary group number, start address,
(temporary group connection structure, temporary group internal structure, stack state, temporary group internal structure number, etc.) are written to the corresponding address in the temporary group information memory 9. Thereafter, it is determined whether this first instruction is an output instruction. If it is an output command, the determination by the structure detection circuit 5, that is, the reading of the program memory 1 (or 20) is completed. If it is not an output command, the AND gate 10 is opened in order to increment the address counter 3 by 1. The address counter 3 is incremented by 1, and the instruction is read again from the next address in the program memory 1 (or 20). This time, since it is not the first instruction, and since it is not an instruction, the type of instruction (STA, OR, AND, OR, STA, AND,
STA or OUT). If the instruction is STA, assuming that there has been a structural change, the number i of the new temporary group TG is i.
Set +1. At the same time, since it is an STA, it instructs a pushdown stack and protects the new temporary group TGi in the stack memory 7. Thereafter, as in the case of the first instruction described above, STA is set in the temporary memory 8, the number of components in the new temporary group TGi is set to 1, and the stack status of the new temporary group TGi is set to ``stacked''. Furthermore, the content of address counter 3 is set to the address of the new temporary group TGi, and
Write to the various information memory 9 of TGi. If the instruction is OR (or AND), first,
The contents of the temporary memory 8, that is, the contents of the previous instruction are checked. And is the previous command STA?
In the case of OR (or AND), the number of members of the immediately preceding temporary group TGi is increased by 1, assuming that there is no structural change. At the same time, OR (or
AND) and OR the structure within the previous temporary group SGi.
(or set to AND). Subsequently, the information that has changed in the immediately preceding temporary group TGi is written into the temporary group information memory 9. If the previous instruction is something other than STA or OR (or AND), a new temporary group TGi with number i=i+1
Create +1. Then, "no stack" is set as the stack state of the new temporary group TGi, the number of members of the new temporary group TGi is set to 1, and its connection structure is set to OR (or AND). Next, set the temporary memory 8 to OR (or AND) and change the internal structure of the new temporary group TGi to OR (or
AND). Furthermore, since there has been a structural change and a new temporary group TGi (i=i+1) has been determined, the address of the first instruction of that temporary group TGi (the contents of address counter 3 at that time) is set to TGi.
At the same time, various information of the new temporary group TGi is written into the temporary group information memory 9. If the instruction is OR STA (or AND STA), a new number i is assumed to have a structural change.
Create a new temporary group TGi of =i+1. This OR STA
(or AND STA) is the previous STA instruction (tentative group)
Since it is a logical sum (or logical product) with
Give a signal to call (j=ix). Then, the connected structure of the called temporary group TGj is
Set to OR (or AND). At the same time, one memory 8 is OR STA (or AND
STA) and OR the connected structure of the new temporary group TGi.
Set to STA (or AND STA). Thereafter, as in the previous routines, the contents of the address counter 3 are set as the start address of this new temporary group TGi, and the information of the new temporary group TGi is written into the memory 9. If the command is OUT, assume that there is a structural change and create a new temporary group TGi with number i = i + 1,
Set its inner structure to OUT. Then, the content of the address counter 3 is set as the first address, and the information of the new temporary group TGi is written into the memory 9. If the instruction is OUT, it is an output instruction and the end of one program, so the address counter 3 is stopped and the program ends. Furthermore, prior to explaining the operation, a series of operations of the structure detection circuit 15, group number determination circuit 16, reference group instruction circuit 17, stack memory 18 and matrix check circuit 19 will be explained with reference to the flowcharts shown in FIGS. 11A and 11B. I will explain about it.
In addition, in FIGS. 11A and 11B, the number of the block diagram shown in FIG. 7 is attached to the right shoulder of the box of the flow diagram. When the temporary group address counter 14 is activated or activated, it is set to an initial state by, for example, clearing the group information memory 20, etc. Then, according to the address designation of the temporary group address counter 14, the contents of the temporary group information memory 9 are read out and read into the structure detection circuit 15. The structure detection circuit 15 detects the type of group connection structure (head, AND, OR, AND
STA, OR STA, OUT). If it is the first group instruction, the reference group instruction circuit 1
7, we unconditionally set GB1, as the reference group GBi,j.
Set to 1. Therefore, group number determination circuit 1
6, based on this instruction, the selected group
Set G1,1 as Gi,j. Continuing,
The information of the first temporary group TG1 is stored in Gi of the group information memory 20,
Write to area j (G1, 1). Further, it is determined whether it is an output or not, and if it is not an output group instruction, the temporary group address counter 14 is incremented by 1. Therefore, the address of the temporary group information memory 9 is incremented, and the next temporary group instruction is read out by the reading circuit 12. If the connection structure is AND, the maximum number of used columns in the row immediately below the reference group GBi,j (in FIG. 9) in the matrix check circuit 19
Detect jmax. More specifically, the group Gi,j shown in FIG. 9 is assumed to be the reference group. Generally, if the connection structure is AND, the column to the right (as shown in the diagram) of this reference group is checked, and if the connection structure is OR, the row below (as shown in the diagram) is checked. Therefore, AND
For concatenation, each group of Gi, j+1 to Gm, j+1 is checked, and if it is in use, Gi, j+2 to Gm, j+
Check each group in 2 to see if they are in use. If it is in use, such a check is repeated to detect the maximum number of used columns jmax. In this way, when the maximum number of used columns jmax is detected, the group number determining circuit 16 selects the group Gi,jmax+1. Then, the structure detection circuit 15 determines whether or not there is stacking based on the read provisional group information. If stacked, the structure detection circuit 15 provides a signal to the reference group indicating circuit 17. Therefore, in the stack memory 18, the reference group GBi,j (jmax+1) is protected by the pushdown stack instruction. Then, the reference group instruction circuit 17 sets i, jmax+1 as the reference group numbers i, j.
Then, as in the non-stacked case, the selection group
Information about the temporary group TGi determined as Gi,j is written into the group information memory 20. If the connected structure is OR, first, the structure detection circuit 15 determines whether or not it is stacked. If a stack is provided, the reference group GBi,j is protected by a push-down stack instruction in the stack memory 18, as described above. In addition, when the connection structure is OR, connecting elements as shown in Figure 3 (Figure 9) are used, so
The group number determining circuit 16 sets the lower left connected element Ti,j-1 (FIG. 9) of the reference group GBi,j to the on state. The reference group designation circuit 17 designates i+1,j as the reference group number i,j, and sets a new reference group GBi+1,j as GBi,j.
Here, the matrix check circuit 19 checks the use of groups on the same row as the reference group GBi,j and to the right of this reference group. If it is in use, change the connected elements and reference group again and set it.
If it is not in use, the group number determining circuit 16 sets the reference group GBi,j as the selected group Gi,j. In the previous judgment step, if there is no stack, the structure detection circuit 15 selects the selected group Gi,j.
, set the reference group GBi,j. and,
Since the connection structure is OR, the group number determining circuit 16 sets the connection element Ti,j-1 at the lower left (FIG. 9) of the selected group Gi,j to the on state. At the same time, i+1,j as selection group numbers i,j
and select the group Gi+1,j. Subsequently, the matrix check circuit 19 checks the use of groups on the same row as the selected group Gi,j and to the right (in the figure). If it is in use, change the connected elements and selection group again and set it. If it is not in use, the matrix check circuit 19 selects a selected group from the reference group GBi,j.
Detect the maximum number of used columns jmax in the rows up to Gi, j. The group number determining circuit 16 uses this jmax to set unused groups between the reference groups GBi,j and GBi,jmax to the on state (used as connected elements). At the same time, in this circuit 16, the selection group
The unused group between Gi,j and Gi,jmax is set to the on state to be used as a connected element, and the right connected element Ti,jmax between the reference group GBi,jmax and the selection group Gi,jmax is turned on. Set to state. Thereafter, information on a temporary group TGi corresponding to the selected group Gi,j (jmax) is written into the group information memory 20, whether or not it is stacked. If the connected structure is OUT, group number determination circuit 1
6 sets l and z as selection group numbers i and j, and selects G1 and z. At the same time, circuit 1
At step 6, the unused groups G1, l to n in the first row are set to the on state so that they are used as connecting elements. Then, information on a temporary group TGi corresponding to this selected group G1,z is written into the group information memory 20. Thereafter, the structure detection circuit 15 determines whether it is an output or not, and since OUT is an output, the provisional group address counter 14 stops incrementing, and the process ends. If the connection structure is AND STA, the reference group instruction circuit 17 gives a pop-up stack instruction to the stack memory 18 and changes the reference group GBi,j. Thereafter, the temporary group address counter 14 is incremented by one. If the connection structure is OR STA, the reference group instruction circuit 17 gives a pop-up stack instruction to the stack memory 18 and changes the reference group GBi,j.
Then, the matrix check circuit 19 detects the maximum number of used columns jmax in the rows from the current reference group GBi,j to the old reference group GBi,j. Accordingly, the group number determining circuit 16 determines the current reference group GBi,j.
Unused group and old standard group Gi, j between GBi, jmax
Set the unused group between and GBi,jmax to the on state to use it as a connected element. moreover,
Right continuous element between reference group GBi,jmax and GBi,jmax
Set Ti and jmax to on state. Thereafter, the temporary group address counter 14 is incremented by 1. The detailed configuration and operation of the main parts of the present invention have been generally explained above, but below, the ladder diagram of FIG.
This will be explained in detail based on the program shown in FIG. First, an output instruction Y100 is called by a key input means (not shown), and a series of programs of this instruction Y100 is set to be monitored. A series of elemental instructions constituting this output instruction Y100 are programmed as shown in FIG. Then, the first element instruction of the program of output instruction OUT Y100 is searched at address 0000 by the address search circuit 2.
The instruction STAX000 is retrieved. Therefore, the address counter 3 is preset to the first element instruction address 0000. Then, the read circuit 4 reads out the instruction STA X000.
Since this instruction is the first instruction, the structure detection circuit 5 sets the temporary group number i to 1 and creates a temporary group TG1. Since this command is a STA command, the stack instruction circuit 6 gives a push-down stack instruction to the stack memory 7. Therefore, the temporary group TG1 is protected in the stack S0 of the stack memory 7. At the same time, the instruction STA is stored in the temporary memory 8. Subsequently, the AND gate 10 is opened by a signal from the structure detection circuit 5, the address counter 3 is incremented, and the address of the program memory 1 is
0001 is specified. Then, the instruction STA X001 is read out from the readout circuit 4 and applied to the structure detection circuit 5. Since this instruction includes STA, the structure detection circuit 5 detects the structure change and creates a new temporary group TG2 with number 2. Furthermore, since this command is STA, the stack instruction circuit 6 gives a pushdown stack instruction to the stack memory 7. Therefore, the contents of the stack in the stack memory 7 are S0=TG2, S1=
TG1, S2...SN=0. Then, STA is written into the temporary memory 8, and the structure detection circuit 5 opens the AND gate 10 again. Therefore, address counter 3 is incremented and address 0002 of program memory 1 is designated. Therefore, the element instruction OR X002 at address 0002 of the program memory 1 is read from the read circuit 4. In the structure detection circuit 5, since the contents of the temporary memory 8 (instruction one step before) is STA,
It is determined that there is no structural change, and therefore no new pseudogroup is formed. However, the number of members of the provisional group TG2 is 2.
, set OR in temporary memory 8, and create temporary group TG2.
Set the inner structure of to OR. Then, the structure detection circuit 5 opens the AND gate 10 again, the address counter 3 is incremented by 1, and the address 0003 of the program memory 1 is designated. Then, the instruction STA X003 is read out from the readout circuit 4 and applied to the structure detection circuit 5. Since this instruction includes STA, the structure detection circuit 5
detects the structural change and creates a new temporary group with number 3.
Create TG3. Furthermore, since this command is STA, the stack instruction circuit 6 gives a pushdown stack instruction to the stack memory 7. Therefore, the contents of the stack in the stack memory 7 are S0=TG3, S1=TG2, S2=TG1, S3...
SN=0. Then, STA is written into the temporary memory 8, and the structure detection circuit 5 again writes the AND gate 1.
Open 0. Therefore, address counter 3 is incremented and address 0004 of program memory 1 is designated. Similarly, the element instructions at addresses 0004 and 0005 are included in the temporary group TG3, and the internal structure of this temporary group TG3 is stored as an AND in the temporary group information memory 9. The instruction at address 0006 is OR STA. Therefore, the structure detection circuit 5 forms a new temporary group TG4, and the stack instruction circuit 6 instructs pop-up stacking. Therefore, the previous temporary group TG3 from the stack memory 7 is led to the structure detection circuit 5, and in connection with this OR STA command, the group connected structure of the temporary group TG3 is written into the memory 9 as an OR. At this time, the state of the stack is S0=TG2, S1=TG1, S2...SN=0.
Next, the contents of program address 0007 are:
AND STA. Therefore, stack memory 7
perform a pop-up stack, and
Leading the temporary group TG2 in S0 to the structure detection circuit 5,
Then, the group connection structure of the temporary group TG2 is written to the memory 9 as AND in relation to AND STA. That is, the group connection structure of TG3 is defined as OR by the OR STA of TG4, and the group connection structure of TG2 above it is defined as AND by the AND STA that appears next. Similarly, when reading and detecting the element instruction at address 0026 is completed, it is shown as a temporary group in FIG.
Information from TG1 to TG16 is stored in temporary group information memory 9. Next, when the instruction OUT Y100 at address 0027 is read, the information of the temporary group TG17 is written to the temporary group information memory 9, and the AND gate 10 is closed.
The function of address counter 3 is stopped. In this way, PASS1 in FIG. 2 is completed, and the temporary group information memory 9 becomes the starting point for subsequent PASS2. At this time, the contents stored in the temporary group information memory 9 include the temporary group number, the address of the first instruction, the concatenation structure,
The internal structure, stack information, number of internal configurations, etc.
As shown in the figure. Next, a PASS2 operation is performed to change the temporary group number TGi to the group number Gi,j. When PASS1 ends, the temporary group address counter 14 is activated or activated. The required information in PASS2 is four types: group connection structure, stack information, reference group number, and used group number. The contents of the temporary group information memory 9 and the contents of the group information memory 20 are common with respect to the address, internal structure, and internal configuration number of the first instruction of the group. At the start of PASS2, the temporary group TG1 from address 0000 of the temporary group information memory 9 is input to the structure detection circuit 15. The information of TG1, which is the first group instruction, is input to the reference group instruction circuit 17 and stored in the stack memory 1.
At the same time, the reference group G1,1 is set in the stack S0. Further, the input to the matrix check circuit 19 resets this circuit 19 and sets the group G1, 1 to the use state. The group information memory 20 contains the selected group G1, 1.
Store the information of temporary group TG1 in the area. Next, the group number determining circuit 16 opens the AND gate 13 and increments the temporary group address counter 14 in response to selecting the group G1,1.
Therefore, the reading circuit 12 reads the temporary group TG2 from the temporary group information memory 9. Since the connection structure of this temporary group TG2 is AND, the reference group G1,
Groups G1 and 2 in the AND position with respect to 1 are selected. At this time, the matrix check circuit 19 checks the use of Gi,2 (i=1 to m). Since there are no groups in use, the group information memory 2 is officially designated as selected groups G1 and 2.
Write to 0. Further, since it is equipped with a stack, a pushdown stack instruction is sent to the stack memory 18 from the reference group instruction circuit 17. Note that the reference group is stored in stack S0 of the stack memory 18, so at this point, G1,
It becomes 2. Next, the AND gate 13 is opened by a signal from the group number determining circuit 16, and the temporary group address counter 14 is incremented by one. Therefore, the temporary group TG3 is read out from the temporary group information memory 9. This temporary group
TG3 has an OR structure with a stack. Therefore, it becomes an OR structure for the reference groups G1 and 2,
Select connected element T1,1. Also, at this time,
By the matrix check circuit 19, G2,j
Use of (2-n) is checked. Since there is no group in use, group number determination circuit 1
6 officially selects G2,2 and stores the group information memory 20.
write to. Further, since it is equipped with a stack, it is necessary to change the reference group, and the reference group instruction circuit 17 instructs the stack memory 18 to push down the stack. Accordingly, the stack 0 of the stack memory 18 becomes G2,2, S1=G1,2, and S2=G1,1, and the contents of the stack S0, ie, G2,2, are determined as a new reference group (TBi,j). From address 0003 of the next temporary group information memory 9, temporary group TG4 is read out. This temporary group TG4 is OR
I am an STA. This command OR STA gives a pop-up stack instruction to the stack memory 18 and changes the reference group. As a result, the stack S0=
G1,2, S1=G1,1, and the reference group becomes G1,2. Also, OR STA is stack S0, G2, 2 and
The connection with S1 and G1, 2 is OR, and the connected elements T1, 2 are set in the on state. Furthermore, the next temporary group TG5 is AND STA. By instructing the pop-up stack to the stack memory 18, G1,1 is indicated in the stack S0 as a reference element. Since the next temporary group TG6 has an MND connection structure without a stack, the reference group instruction circuit 17 does not give any instruction to the stack memory 18. The AND connection for the reference group G1,1 is G1,2, and the matrix check circuit 19 checks Gi,2 (i=1 to m). Since G1,2 has already been used, the next group of columns Gi,3 (i=1 to m) is checked. Therefore, this temporary group TG6
is determined as the group number G1,3. However, since the stack memory 18 is not moved, the reference group number G1,1 remains unchanged. Next, the contents of address 0006 of the temporary group information memory 9, that is, the temporary group TG7, has an OR connection structure and is stacked. Since the reference group G1,1 is OR-connected, the matrix check circuit 19 first checks the use of G2,j (j=1 to n). However, since G2,2 has already been used, the next group of rows G3,j (j=1 to n) is checked. Since all the groups in this row are unused, the group number determination circuit 16 officially determines that
The temporary group TG7 is determined as TG3,1. Also, this pseudogroup
Since TG7 is equipped with a stack, reference group indication circuit 1
7 instructs the stack memory 18 to push down the stack in order to change the reference group.
Therefore, selection group G3,1 is stored in stack S0 and becomes the new reference group. In other words, the state of the stack at this time is S0=G3,1, S1=G1,1,
S2...SN=0. Next, temporary group TG8 is read out, and group number determination circuit 1
In step 6, group G4,1 is selected for this temporary group TG8. Then, the temporary group TG9 is read out, and the group number determining circuit 16 selects the connected element T3,1.
At this time, the stack status is S0=G3,
1, S1=G1,1. Furthermore, pseudogroup TG10 is OR STA. Therefore, the reference group instruction circuit 17 issues a pop-up stack instruction to the stack memory 18. Also, this OR is between groups G1,1 and G3,1.
This shows OR concatenation. At this time, group G3,1
is not simply OR-connected to group G1,1, but is a group attached to group G1,1 (in the examples of Figures 2 and 3, G1, 2, G1, 3, G2, 2) It can be said to be an OR connection for everything. Therefore, the group number determination circuit 16 detects the maximum number of used columns G1,3 from the group of three rows existing between groups G1,1 and G3,1, and selects the connected element T1 on the right side. ,3 and T2,
3 and connected elements T1, 3 and T2 from group G3, 1,
Select groups G3,2 and G3,3 as mere connecting elements up to 3. This OR STA connection method can also be applied to the selection of connected elements to the previous group of the OR structure without a stack. Similarly, for temporary groups TG11 to TG16, this second
The groups and connected elements shown in the figure are selected. Then, when the final temporary group TG17 is successively output, the structure detection circuit 15 closes the AND gate 13 and thereafter stops the function of the temporary group address counter 4. Note that when successively producing this final temporary group TG17, it is a correct condition in terms of the program structure that the reference element (stack S0) is G1,1. Furthermore, since the output group is G1,z, the remaining groups G1,5 to G1,n in this first row are simply selected as connected elements. In this way, PASS2 ends. At this point, the group information memory 20 contains information on each selected group, G3, 2 and G3 as connecting elements,
3, and connected elements T1, 1, T1, 2, T1, 3,
Information on T2, 3, T1, 4 and T2, 4 are stored. Read the final temporary group TG17, and gate 1
3 is closed, the display capacitance check circuit 21 is activated or activated. If all the groups or connected elements stored in the group information memory 20 can be displayed by the pattern display device 23,
The contents of this memory 20 are stored in the fourth memory by the device 23.
They are displayed all at once as shown in the figure. Note that this selection group is displayed as "day" for each group as shown in Figure 3B.
If it is in the form of a glyph segment, it may be displayed, for example, by lighting up the segments Sd, Se.Sf, and Sg. Furthermore, if the capacity of the pattern display device 23 is smaller than the number of groups or connected elements stored in the group information memory 20, the group instructions are configured again as a larger group of group instructions to reduce the number of groups to be displayed. , are repeated so that they can be displayed all at once on the pattern display device 23. That is, display capacitance check circuit 2
1, when an overcapacity is detected, this circuit 21 reactivates the address counter 3. Therefore, the address of the group information memory 20
Group instructions are read out by the reading circuit 4 in order from group G1, 1 of 0000. Then, the above-mentioned PASS1 and PASS2 are applied to the group commands from the memory 20. As a result, a new group arrangement as shown in FIG. 5 can be displayed. If the capacity of the pattern display device 23 is still exceeded even with the group arrangement shown in FIG.
Apply PASS1 and PASS2. Then, they can be displayed all at once as a group arrangement as shown in FIG. The relationships among FIGS. 4, 5, and 6 are shown in the following table.

【表】【table】

【表】 このように、この発明の背景技術によれば、或
る出力命令を構成するすべての要素命令を一括し
て表示（モニタ）することができる。そのため、
プログラム手段においてはラダー図の形式でおり
に設定することが可能となる。また、PF状態を
検知する際にも、すべての関連群の状態が一度に
判明する。そのため、故障原因の発見等に有効
で、ダウンタイムが大幅に低減できる。さらに、
一括表示のため、関連群とのつながりがよくわか
り、プログラムのチエツクに熟練した人員はこと
さら必要ではなくなる。 つづいて、第１２図を参照して、各群命令毎の
PF状態を表示するための好ましい実施例につい
て説明する。 構成において、この第１２図では、第７図にお
ける各回路５，６，７，８，９，１２，１３，１
４，１５，１６，１７，１８，１９および２１と
それらの接続を、群命令構成手段30として１つの
ブロツクに含ませた。そして、第７図と共通する
回路について同一の参照符号を付し、その詳細な
説明は省略する。したがつて、プログラムメモリ
１に群命令構成手段30が接続される。また、この
プログラムメモリ１には、第７図と同様に、読出
回路４が接続され、読出回路４はクロツク源１
１、アンドゲート１０、アドレスカウンタ３、ア
ドレス検索回路２などによつて制御される。読出
回路４の出力は、要素命令構造検出回路５に与え
られる。 構造検出回路５からの構造変化検出出力は、
PF演算回路３４に与えられるとともに、群番号
指示回路３５および一時メモリ読出回路３１に与
えられる。一時メモリ読出回路３２は、この検出
出力に応じて、各接点あるいはタイマ等命令の現
在の状態を記憶している一時メモリ３２から、各
要素命令毎のオン／オフ状態すなわちPF情報を
読出す。また、群番号指示回路３５は、構造検出
回路５からの検出出力に応答して、次に読出すべ
き群（命令）番号を指示するためのものである。
そして、一時メモリ読出回路３１から読出され
た、要素命令毎のPF情報は、PF情報メモリ３３
にストアされ、後続のPF演算回路３４に与えら
れる。PF演算回路３４では、上述の構造検出回
路５からの要素命令構造と、PF情報とに基づい
て、群命令のPFを演算する。 PF演算回路３４の群命令毎のPF情報は、PF
情報書込回路３６によつて、群（命令）情報メモ
リ２０の対応のアドレスに書込まれる。構造検出
回路５によつて、の出力命令を検出すると、この
回路５からPF情報読出回路３７に対して起動な
いし能動化信号が与えられる。したがつて、この
PF情報読出回路３７が、群情報メモリ２０か
ら、各使用群毎のPF情報を読出し、表示変換回
路２２を経て、パターン表示装置２３に与える。
パターン表示装置２３は、たとえば第３Ｂ図に示
すように構成されていれば、PFの有無をセグメ
ントSbの点灯または消灯によつて表示する。 動作において、まず群命令構成手段３０によつ
て、一括表示可能な数の群に構成される。この動
作は、先に説明した通りである。 群番号指示回路３５は、初期状態において、群
G1，１を表示する。したがつて、アドレス検索
回路２は、群情報メモリ２０から、この群G1，
１を構成する要素命令の先頭アドレス0000を読出
し、アドレスカウンタ３をプリセツトする。応じ
て、このアドレスカウンタ３は、プログラムメモ
リ１のアドレス0000を指定し、読出回路４から
は、STA X000が読出される。該命令STA X000
に応答して、構造検出回路５の指示によつて、一
時メモリ読出回路３１を通じ一時メモリ３２にス
トアされているX000オン／オフ状態がPF情報メ
モリ３３にストアされる。PF演算回路３４は、
構造検出回路５からの出力であつて、このSTA
X000が先頭命令であることを知り、PF情報メモ
リ３３にストアしたPF情報をそのまま入力す
る。つぎにアンドゲート１０を通して、アドレス
カウンタ３に歩進パルスが送られ、メモリ１のア
ドレス0001の命令STA X001が読出され、構造検
出回路５に送られる。該命令STA X001は群先頭
命令であることから、PF演算回路３４に指示が
送られ、先にストアした群G1，１のPF情報が、
PF書込回路３６によつて、群情報メモリ２０の
対応のアドレス0000にストアされる。同時に、構
造検出回路５からの信号が群番号指示回路３５に
送られ、新しく群番号G1，２が指示される。 群番号G1，２のアドレス0001が、アドレスカ
ウンタ３にセツトされ、上述したと同様に、一時
メモリ３２にストアされているX001のオン／オ
フ状態がPF演算回路３４にストアされる。つぎ
に、アンドゲート１０を通して、アドレスカウン
タ３に歩進パルスが送られメモリ１のアドレス
0002の命令OR X002が読出され、構造検出回路
５に送られる。一時メモリ読出回路３１によつ
て、一時メモリ３２にストアされているX002の
オン／オフ状態がPF情報メモリ３３に送られ
る。ここで、構造検出回路５よりOR構造である
との情報がPF演算回路３４に送られる。したが
つて、このPF演算回路３４では、先にストアし
ているX001のPF状態と、メモリ３３にストアさ
れているX002のPF情報とについて、OR演算を
行ない、新しいPF情報が求められる。 同様にして、出力群G1，２までの群毎のPF情
報の演算および書込が終了すると、構造検出回路
５からアドレス検索回路２へ信号が送られ、以後
の読出を禁止する。一方、PF情報読出回路３７
へ、スタート信号を送る。したがつて、群情報メ
モリ２０からPF情報読出回路３７によつて群毎
のPF情報が読出される。この読出されたPF情報
は、表示変換回路２２で変換され、たとえば第３
Ｂ図のセグメントSbを用いてパターン表示装置
２３に一括表示される。このように、各群毎の
PF情報をも一括表示できれば、異常群を簡単に
限定できる。そのため保全担当員の熟練度等に関
係なく、異常原因の追求時間の短縮化が期待で
き、被制御機械のダウンタイムを大幅に縮小する
ことができる。 さらに、この発明では、このようにして特定し
た異常群の内部構成、PF等を個別的に表示でき
るようにする。 第１３図はこの発明の一実施例を示すブロツク
図である。構成において、この第１３図では、第
１２図の３１，３２，３３，３４，３５，３６を
群PFチエツク手段４０として示す。なお、群命
令構成手段３０は第１２図と同様であり、その他
の部分にも共通する回路には第７図、第１２図と
同一の参照符号を付して、その詳細な説明は省略
する。 群番号指示回路３５からの指定出力は、群命令
読出回路４１に与えられるとともに、表示変換回
路４４を介して、群番号表示器４７によつて表示
される。群命令読出回路４１は、指定された番号
の群命令の諸情報を群情報メモリ２０から読出
し、アドレス検索回路２に与える。群命令読出回
路４１の情報を受けるアドレス検索回路２は、そ
の群命令を構成する先頭の要素命令のアドレス
を、アドレスカウンタ３にセツトする。そして、
アドレスカウンタ３は、また、アドレスアツプ指
示回路４２およびアドレスダウン指示回路４３か
らの加算パルスおよび減算パルスを受ける。した
がつて、アドレスアツプ指示回路４２を操作する
とアドレスカウンタ３の内容が「＋１」され、ア
ドレスダウン指示回路４３を操作するとアドレス
カウンタ３の内容が「−１」される。アドレスカ
ウンタ３のアドレス指定によつて、読出回路４か
ら読出された要素命令は、構造検出回路５を経
て、表示変換回路４５を介して、命令表示器４８
に表示される。したがつて、表示変換回路４５に
は、要素命令とその接点番号とが表示される。 さらに、一時メモリ３２から、一時メモリ読出
回路３１を経て読出された各要素命令毎のPF情
報は、表示変換回路４６を介して、要素PF表示
器４９に表示される。以上のような構成におい
て、以下に、その操作ないし動作について、第１
図のラダー図に基づいた第１４図の具体的なデー
タを参照して、説明する。 いま、出力命令Y100についてPFがないことか
ら、まず第１２図の回路（第１３図の群PFチエ
ツク手段４０）によつて、第１４図に示すよう
な、群PF情報がたとえば第３Ａ図に示すような
パターン表示装置２３に表示される。この第１４
図に示す内容では、出力命令OUT Y100につい
て、少なくとも群G2，２およびG4，１のPFがな
いことから、そのPFもないことがわかる。すな
わち、群G2，２およびG4.1が異常であることが
わかる。したがつて、この群G2，１，G4.1の内
構成要素命令のそれぞれについてのみPFの有無
をチエツクすればよい。 そのため、群番号指示回路３５によつて、ま
ず、群番号G2，１を入力する。応じて、アドレ
ス検索回路２が、この群G2，１内の先頭要素命
令STA 003のアドレス0003をアドレスカウンタ
３にセツトする。したがつて、読出回路４を経
て、プログラムメモリ１から、要素命令STA
X003が読出される。そのため、構造検出回路５
は、この要素命令がAND構造であることを検出
するとともに、この接点X003のPF状態を一時メ
モリ３２から読出すように、一時メモリ読出回路
３１に信号を与える。応じて、第１５Ａ図に示す
ように、群番号表示器４７にはG2，１が表示さ
れ、命令表示器４８にはAND X003が表示され、
要素PF表示器４９が点灯される。したがつて、
この要素命令AND X003にはPFがあることがわ
かり、正常である。 そのため、つづいて、アドレスアツプ指示手段
４２によつて、アドレスカウンタ３を歩進させて
0004のアドレスを指定する。そのため、このアド
レス0004の要素命令AND X004が読出される。し
たがつて、第１４図からわかるように、各表示器
４７，４８，４９には、第１５Ｂ図で示す内容が
表示される。この第１５Ｂ図からわかるように、
このアドレス0004の要素命令AND X004も正常で
ある。 さらに、アドレスアツプ指示回路４２によつ
て、アドレスカウンタ３を＋１する。したがつ
て、プログラムメモリ１のアドレス0005から、要
素命令AND X005が読出され、表示器４７，４
８，４９には、それぞれ、第１５Ｃ図で示す内容
が表示される。おの第１５Ｃ図からわかるよう
に、この要素命令AND X005にPFがなく、異常
であることがわかる。すなわち、出力命令Y100
のPFのない原因の１つは、接点X005がオフにな
つていることであることが判明する。 同様にして、他の群命令G1，１の内部構成要
素命令をモニタすると、アドレス0011の命令
AND X011のPFがない、すなわち接点X011がオ
フであることがわかる。 なお、上述の実施例では、ハードウエア構成の
例について説明したが、これはたとえばサイクロ
プロセサ等を用いてソフトウエア構成で処理して
もよいことはもちろんである。また、群番号決定
に際して、先頭から順に決定するようにしたが、
これは出力群から順に決定するようにしてもよ
い。 以上のように、この発明によれば、或る出力命
令を構成するすべての要素命令を一括して表示
（モニタ）することができる。そのため、プログ
ラム手段においてはラダー図の形式どおりに設定
することが可能となる。さらに、一括表示のた
め、関連群とのつながりがよくわかり、プログラ
ムのチエツクに熟練した人員はことさら必要では
なくなる。[Table] As described above, according to the background art of the present invention, it is possible to display (monitor) all the element instructions constituting a certain output instruction at once. Therefore,
In the programming means, it becomes possible to set the cage in the form of a ladder diagram. Furthermore, when detecting the PF status, the status of all related groups can be determined at once. Therefore, it is effective in discovering the cause of failures, and downtime can be significantly reduced. moreover,
Because it is displayed all at once, connections with related groups can be clearly seen, and there is no need for experienced personnel to check programs. Continuing, with reference to Figure 12, for each group instruction
A preferred embodiment for displaying PF status will now be described. In the configuration, in this FIG. 12, each circuit 5, 6, 7, 8, 9, 12, 13, 1 in FIG.
4, 15, 16, 17, 18, 19 and 21 and their connections are included in one block as a group instruction configuration means 30. Circuits common to those in FIG. 7 are given the same reference numerals, and detailed explanation thereof will be omitted. Therefore, a group instruction configuration means 30 is connected to the program memory 1. Further, a readout circuit 4 is connected to the program memory 1 as in FIG. 7, and the readout circuit 4 is connected to the clock source 1.
1, an AND gate 10, an address counter 3, an address search circuit 2, etc. The output of the read circuit 4 is given to the element instruction structure detection circuit 5. The structural change detection output from the structure detection circuit 5 is
It is applied to the PF calculation circuit 34 as well as to the group number indicating circuit 35 and the temporary memory reading circuit 31. In response to this detection output, the temporary memory reading circuit 32 reads the on/off state of each element instruction, that is, PF information, from the temporary memory 32 that stores the current state of each contact or timer instruction. Further, the group number indicating circuit 35 is for indicating the group (instruction) number to be read next in response to the detection output from the structure detecting circuit 5.
The PF information for each element instruction read from the temporary memory reading circuit 31 is stored in the PF information memory 33.
and is applied to the subsequent PF calculation circuit 34. The PF calculation circuit 34 calculates the PF of the group instruction based on the element instruction structure and PF information from the structure detection circuit 5 described above. The PF information for each group instruction of the PF calculation circuit 34 is
The information write circuit 36 writes the information to the corresponding address in the group (command) information memory 20. When the structure detection circuit 5 detects the output command, a start or activation signal is applied from the circuit 5 to the PF information reading circuit 37. Therefore, this
A PF information reading circuit 37 reads out PF information for each used group from the group information memory 20 and provides it to the pattern display device 23 via the display conversion circuit 22.
For example, if the pattern display device 23 is configured as shown in FIG. 3B, the presence or absence of the PF will be indicated by lighting or turning off the segment Sb. In operation, first, the group command composing means 30 configures the number of groups that can be displayed at once. This operation is as described above. In the initial state, the group number indicating circuit 35
Display G1,1. Therefore, the address search circuit 2 retrieves this group G1, G1 from the group information memory 20.
The first address 0000 of the element instructions constituting 1 is read out, and the address counter 3 is preset. In response, address counter 3 specifies address 0000 of program memory 1, and read circuit 4 reads STA X000. The instruction STA X000
In response to this, the X000 on/off state stored in the temporary memory 32 is stored in the PF information memory 33 through the temporary memory reading circuit 31 in response to an instruction from the structure detection circuit 5 . The PF calculation circuit 34 is
This STA is the output from the structure detection circuit 5.
Knowing that X000 is the first instruction, input the PF information stored in the PF information memory 33 as is. Next, a step pulse is sent to the address counter 3 through the AND gate 10, and the instruction STA X001 at address 0001 of the memory 1 is read out and sent to the structure detection circuit 5. Since the instruction STA
The PF write circuit 36 stores the data at the corresponding address 0000 in the group information memory 20. At the same time, a signal from the structure detection circuit 5 is sent to the group number designation circuit 35, and new group numbers G1 and 2 are designated. Address 0001 of group numbers G1, 2 is set in the address counter 3, and the on/off state of X001 stored in the temporary memory 32 is stored in the PF calculation circuit 34 in the same way as described above. Next, a step pulse is sent to the address counter 3 through the AND gate 10, and the address of the memory 1 is
The instruction OR X002 of 0002 is read out and sent to the structure detection circuit 5. The temporary memory reading circuit 31 sends the on/off state of X002 stored in the temporary memory 32 to the PF information memory 33. Here, information indicating that the structure is an OR structure is sent from the structure detection circuit 5 to the PF calculation circuit 34. Therefore, the PF calculation circuit 34 performs an OR operation on the previously stored PF state of X001 and the PF information of X002 stored in the memory 33 to obtain new PF information. Similarly, when the computation and writing of PF information for each group up to output groups G1 and G2 is completed, a signal is sent from the structure detection circuit 5 to the address search circuit 2 to prohibit further reading. On the other hand, the PF information readout circuit 37
Send the start signal to. Therefore, the PF information for each group is read from the group information memory 20 by the PF information reading circuit 37. This read PF information is converted by the display conversion circuit 22, and for example, the third
They are collectively displayed on the pattern display device 23 using the segment Sb in Figure B. In this way, for each group
If PF information can also be displayed all at once, abnormal groups can be easily identified. Therefore, regardless of the skill level of the maintenance personnel, it is expected that the time required to find the cause of the abnormality will be shortened, and the downtime of the controlled machine can be significantly reduced. Further, in the present invention, the internal structure, PF, etc. of the abnormal group thus identified can be individually displayed. FIG. 13 is a block diagram showing one embodiment of the present invention. In this FIG. 13, 31, 32, 33, 34, 35, and 36 in FIG. 12 are shown as group PF checking means 40 in FIG. Note that the group instruction configuration means 30 is the same as that shown in FIG. 12, and circuits that are common to other parts are given the same reference numerals as in FIGS. 7 and 12, and detailed explanation thereof will be omitted. . The designated output from the group number designating circuit 35 is given to the group command reading circuit 41 and is displayed on the group number display 47 via the display conversion circuit 44. The group instruction reading circuit 41 reads various information of the group instruction of the designated number from the group information memory 20 and provides it to the address search circuit 2. Address search circuit 2, which receives information from group instruction reading circuit 41, sets address counter 3 to the address of the first element instruction constituting the group instruction. and,
Address counter 3 also receives addition pulses and subtraction pulses from address up instruction circuit 42 and address down instruction circuit 43. Therefore, when the address up instruction circuit 42 is operated, the contents of the address counter 3 are incremented by "+1", and when the address down instruction circuit 43 is operated, the contents of the address counter 3 are incremented by "-1". The element instructions read out from the readout circuit 4 by the address designation of the address counter 3 are sent to the instruction display 48 via the structure detection circuit 5 and the display conversion circuit 45.
will be displayed. Therefore, the display conversion circuit 45 displays the element command and its contact number. Furthermore, the PF information for each element instruction read from the temporary memory 32 via the temporary memory reading circuit 31 is displayed on the element PF display 49 via the display conversion circuit 46. In the above configuration, the operation or operation will be explained in the first part below.
This will be explained with reference to specific data in FIG. 14 based on the ladder diagram shown in the figure. Now, since there is no PF for output instruction Y100, first, the circuit of FIG. 12 (group PF check means 40 of FIG. 13) converts the group PF information as shown in FIG. The pattern is displayed on the pattern display device 23 as shown. This 14th
In the content shown in the figure, since there is no PF of at least groups G2, 2 and G4, 1 for the output instruction OUT Y100, it can be seen that there is no PF. That is, it can be seen that groups G2, 2 and G4.1 are abnormal. Therefore, it is only necessary to check the presence or absence of PF for each of the component instructions in groups G2, 1, and G4.1. Therefore, the group number indicating circuit 35 first inputs the group number G2,1. In response, the address search circuit 2 sets the address 0003 of the first element instruction STA 003 in this group G2,1 in the address counter 3. Therefore, the element instruction STA is read from the program memory 1 via the readout circuit 4.
X003 is read. Therefore, the structure detection circuit 5
detects that this element instruction has an AND structure, and gives a signal to the temporary memory reading circuit 31 to read the PF state of this contact X003 from the temporary memory 32. Accordingly, as shown in FIG. 15A, the group number display 47 displays G2,1, the command display 48 displays AND X003,
The element PF indicator 49 is lit. Therefore,
It is found that this element instruction AND X003 has a PF, and is normal. Therefore, the address counter 3 is subsequently incremented by the address up instruction means 42.
Specify address 0004. Therefore, element instruction AND X004 at address 0004 is read out. Therefore, as can be seen from FIG. 14, each display 47, 48, 49 displays the content shown in FIG. 15B. As can be seen from this Figure 15B,
Element instruction AND X004 at address 0004 is also normal. Further, the address up instruction circuit 42 increments the address counter 3 by 1. Therefore, element instruction AND X005 is read from address 0005 of program memory 1, and displays
8 and 49 respectively display the contents shown in FIG. 15C. As can be seen from FIG. 15C, this element instruction AND X005 has no PF, indicating that it is abnormal. i.e. output instruction Y100
It turns out that one of the reasons why there is no PF is that contact X005 is turned off. Similarly, if you monitor the internal component instructions of other group instructions G1, 1, you will see that the instruction at address 0011
It can be seen that there is no PF for AND X011, that is, contact X011 is off. In the above-described embodiment, an example of a hardware configuration has been described, but it goes without saying that processing may be performed using a software configuration using, for example, a cycloprocessor. Also, when determining the group number, it was decided in order from the beginning,
This may be determined in order starting from the output group. As described above, according to the present invention, all element instructions constituting a certain output instruction can be displayed (monitored) at once. Therefore, it is possible to set the program according to the format of the ladder diagram. Furthermore, since it is displayed all at once, connections with related groups can be clearly seen, and there is no need for experienced personnel to check programs.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の背景となるラダー図の一例
を示す。第２図は第１図のラダー図に従つたプロ
グラム例を示す第３Ａ図はパターン表示装置のマ
トリクス形式の一例を示し、第３Ｂ図は１つの群
表示形態を示す。第４図、第５図、第６図は、そ
れぞれ、異なる群配置の表示例を示す。第７図は
この発明に用いられる群命令構成手段の好ましい
実施例を示すブロツク図である。第８図はスタツ
クメモリの動作を示す。第９図はマトリクスチエ
ツクの動作を説明する図である。第１０図、第１
１Ａ図、第１１Ｂ図は、この発明の要部の動作を
説明するためのフロー図である。第１２図はこの
発明に用いられる群PFチエツク手段の好ましい
実施例を示すブロツク図である。第１３図はこの
発明の一実施例を示すブロツク図である。第１４
図は第１図に従つた具体的なデータを示す。第１
５Ａ図、第１５Ｂ図および第１５Ｃ図は、それぞ
れ、表示器４７，４８，４９の表示例を示す。 図において、１はプログラムメモリ、３はアド
レスカウンタ、５，１５は構造検出回路、６はス
タツク指示回路、７，１８はスタツクメモリ、９
は仮群情報メモリ、１４は仮群アドレスカウン
タ、１６は群番号決定回路、１７は基準群指示回
路、１９はマトリクスチエツク回路、２０は群情
報メモリ、２１は表示容量チエツク回路、２３は
パターン表示装置、３０は群命令構成手段、３１
は一時メモリ読出回路、３２は一時メモリ、３３
はPF情報メモリ、３４はPF演算回路、３５は群
番号指示回路、３６はPF情報書込回路、３７は
PF情報読出回路、４０は群PFチエツク手段、４
１は群命令読出回路、４２はアドレスアツプ指示
回路、４３はアドレスダウン指示回路、４７は群
番号表示器、４８は命令表示器、４９は要素PF
表示器を示す。 FIG. 1 shows an example of a ladder diagram that is the background of this invention. FIG. 2 shows an example of a program according to the ladder diagram of FIG. 1, FIG. 3A shows an example of a matrix format of the pattern display device, and FIG. 3B shows one group display format. FIG. 4, FIG. 5, and FIG. 6 each show display examples of different group arrangements. FIG. 7 is a block diagram showing a preferred embodiment of the group instruction constructing means used in the present invention. FIG. 8 shows the operation of the stack memory. FIG. 9 is a diagram illustrating the operation of matrix check. Figure 10, 1st
1A and 11B are flowcharts for explaining the operation of the main parts of the present invention. FIG. 12 is a block diagram showing a preferred embodiment of the group PF checking means used in the present invention. FIG. 13 is a block diagram showing one embodiment of the present invention. 14th
The figure shows specific data according to FIG. 1st
FIG. 5A, FIG. 15B, and FIG. 15C show display examples of the indicators 47, 48, and 49, respectively. In the figure, 1 is a program memory, 3 is an address counter, 5 and 15 are structure detection circuits, 6 is a stack instruction circuit, 7 and 18 are stack memories, and 9
14 is a temporary group address counter, 16 is a group number determining circuit, 17 is a reference group instruction circuit, 19 is a matrix check circuit, 20 is a group information memory, 21 is a display capacity check circuit, and 23 is a pattern display. device, 30 is group instruction configuration means, 31
is a temporary memory reading circuit, 32 is a temporary memory, 33
is a PF information memory, 34 is a PF calculation circuit, 35 is a group number indicating circuit, 36 is a PF information writing circuit, and 37 is a PF information writing circuit.
PF information reading circuit; 40 is group PF checking means; 4
1 is a group instruction read circuit, 42 is an address up instruction circuit, 43 is an address down instruction circuit, 47 is a group number display, 48 is an instruction display, and 49 is an element PF.
Indicates an indicator.

Claims (1)

【特許請求の範囲】 １ １つの出力命令が一連の要素命令によつて構
成されるシーケンス回路図をプログラムしたプロ
グラマブルシーケンスコントローラのモニタ装置
において、 前記一連の要素命令およびそれらの要素命令の
構造変化を予めストアしておき、 前記ストアされている１ステツプ前の要素命令
との構造変化を検出することによつて、相互に論
理和または論理積を構成する連続した複数の要素
命令、あるいは独立した単一の要素命令毎に、単
一の群命令を構成するものとして群番号を付し、 前記各群命令の内部構造および各群命令間の連
結要素を群番号に対応してストアし、 複数の群命令表示部および各群命令表示部間を
連結する連結要素表示部を備えるパターン表示装
置で、前記ストアされた群番号および連結要素に
対応する群命令表示部および連結要素表示部を点
灯表示することにより、前記プログラムを一括的
にパターン表示するようにし、前記パターン表示
されている群命令のうち所望の群命令を指定する
手段、指定された群命令に含まれる要素命令を順
次読み出す手段、および読み出された要素命令の
内容およびパワーフローを表示する手段を備える
ことを特徴とするプログラマブルシーケンスコン
トローラのモニタ装置。[Scope of Claims] 1. A monitor device for a programmable sequence controller programmed with a sequence circuit diagram in which one output instruction is composed of a series of element instructions, comprising: By storing the instruction in advance and detecting a structural change from the stored element instruction one step before, it is possible to detect a plurality of consecutive element instructions that form a logical OR or AND with each other, or an independent single element instruction. Assigning a group number to each element instruction as constituting a single group instruction, storing the internal structure of each group instruction and connected elements between each group instruction in correspondence with the group number, and storing a plurality of A pattern display device including a group instruction display section and a connected element display section that connects each group instruction display section, wherein the group instruction display section and the connected element display section corresponding to the stored group number and connected element are displayed by lighting. By displaying the program in a pattern at once, means for specifying a desired group instruction among the group instructions displayed in the pattern, means for sequentially reading element instructions included in the specified group instructions, and A monitor device for a programmable sequence controller, comprising means for displaying the content and power flow of read element instructions.