JPS6160020A - 信号受信器 - Google Patents
信号受信器Info
- Publication number
- JPS6160020A JPS6160020A JP18198384A JP18198384A JPS6160020A JP S6160020 A JPS6160020 A JP S6160020A JP 18198384 A JP18198384 A JP 18198384A JP 18198384 A JP18198384 A JP 18198384A JP S6160020 A JPS6160020 A JP S6160020A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- frequency
- input signal
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- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Circuits Of Receivers In General (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＣＭ通信装置等に於ける信号受信器に関する
ものである。
ものである。
ＰＣＭ通信装置の場合に限らず、其の信号受信器は入力
信号の中から希望の周波数の信号を選択受信する動作を
行うものである。ＰＣＭ通信装置の場合には此のため希
望の周波数の信号を選択するディジタルフィルタが利用
される。
信号の中から希望の周波数の信号を選択受信する動作を
行うものである。ＰＣＭ通信装置の場合には此のため希
望の周波数の信号を選択するディジタルフィルタが利用
される。
第３図（ａ）は従来の信号受信器に於いて使用されてい
るディジタルフィルタの一例を示す図であり、第３図（
ｂ）は同じ＜ Ｄ Ｆ Ｔ （Ｄｉｓｃｒｅｔｅ Ｆｏ
ｕｒｉｅｒＴｒａｎｓｆｏｒｍの略）構成によるディジ
タルフィルタの一例を示す図である。
るディジタルフィルタの一例を示す図であり、第３図（
ｂ）は同じ＜ Ｄ Ｆ Ｔ （Ｄｉｓｃｒｅｔｅ Ｆｏ
ｕｒｉｅｒＴｒａｎｓｆｏｒｍの略）構成によるディジ
タルフィルタの一例を示す図である。
図中、Ｚは遅延回路、ＡＤＤは加算回路、ＭＬＴは乗算
回路、α１、α２、β いβｚ、ｋｃ、ｋｓは夫々係数
、ＩＮは入力端子、ＯＵＴは出力端子である。尚以下全
図を通じ同一記号は同一対象物を表す。
回路、α１、α２、β いβｚ、ｋｃ、ｋｓは夫々係数
、ＩＮは入力端子、ＯＵＴは出力端子である。尚以下全
図を通じ同一記号は同一対象物を表す。
遅延回路Ｚは一標本前の値を得るためのシフトレジスタ
又はメモリである。第３図（ａｌ、（ｂｌに示す様に何
れの場合もディジタルフィルタは加算回路ＡＤＤ、乗算
回路ＭＬＴ、及び遅延回路Ｚを必要とし、更に実際には
クロック制御回路、及びＲＯＭ（各種係数等を記憶する
為）等の付加回路が必要となり、全体として回路構成は
可なり複雑となることは周知の通りである。
又はメモリである。第３図（ａｌ、（ｂｌに示す様に何
れの場合もディジタルフィルタは加算回路ＡＤＤ、乗算
回路ＭＬＴ、及び遅延回路Ｚを必要とし、更に実際には
クロック制御回路、及びＲＯＭ（各種係数等を記憶する
為）等の付加回路が必要となり、全体として回路構成は
可なり複雑となることは周知の通りである。
本発明は上記の様な複雑なデイジタルフィルタを使用す
ることなく、簡単な回路構成で希望の周波数成分の入力
信号を選別出来るディジタル信号受信器を提供すること
である。
ることなく、簡単な回路構成で希望の周波数成分の入力
信号を選別出来るディジタル信号受信器を提供すること
である。
問題点を解決するための手段は、正弦波信号をＰＣＭ化
した人力信号を使用し、該入力信号の１／２周期進み或
いは遅れた標本信号を得る回路、該回路の出力信号と該
人力信号とを加算する回路、及び該加算回路の出力が常
に或る一定値以下であるか否かを判定する回路を具備す
る信号受信器により達成される。
した人力信号を使用し、該入力信号の１／２周期進み或
いは遅れた標本信号を得る回路、該回路の出力信号と該
人力信号とを加算する回路、及び該加算回路の出力が常
に或る一定値以下であるか否かを判定する回路を具備す
る信号受信器により達成される。
本発明に依ると正弦波信号をＰＣＭ化した入力信号を使
用し、此の入力信号と位相が１８０度異ｌ６信号を作り
、両信号の和を取ると理論的には０となり、実際上も殆
ど０に近い値となるので、両信号の和が或る一定値以下
であるか否かを検査することにより希望の周波数の信号
を捕捉出来ると云う利点がある。
用し、此の入力信号と位相が１８０度異ｌ６信号を作り
、両信号の和を取ると理論的には０となり、実際上も殆
ど０に近い値となるので、両信号の和が或る一定値以下
であるか否かを検査することにより希望の周波数の信号
を捕捉出来ると云う利点がある。
第１図は本発明に依る信号受信器の一実施例を示す図で
ある。
ある。
第゛２図は本発明に依る信号受信器の原理を説明する為
の図である。
の図である。
図中、１／２Ｔは１／２周期の遅延回路、ＡＤＤは加算
回路、ＪＵＤは判定回路である。
回路、ＪＵＤは判定回路である。
以下第１図に従って本発明の詳細な説明する。
一般に或る周波数ｆの正弦波と、此の正弦波が位相Φ後
れた波形とを合成すると下式の様な波形となる。
れた波形とを合成すると下式の様な波形となる。
Ｙ＝ｓｉｎ ωｔ ＋ｓｉｎ （ωｔ＋φ）＝２ｓｉ
ｎ （ω１＋（Φ／２）〕 ・ｃｏｓ （Φ／２）
従って、 Φ＝１８０ ”ならば、ｙ＝ｏとなり、φ≠１８０
’ならば、Ｙ＝α・ｓｉｎ 〔ωｔ＋β〕となる。
ｎ （ω１＋（Φ／２）〕 ・ｃｏｓ （Φ／２）
従って、 Φ＝１８０ ”ならば、ｙ＝ｏとなり、φ≠１８０
’ならば、Ｙ＝α・ｓｉｎ 〔ωｔ＋β〕となる。
但し、α＝２ｃｏｓ（Φ／２）、
β＝φ／２、
ω＝乏πｆ である
第２図は上記説明を図示するもので、第２図（ａｌは正
弦波信号、第２図Ｔｂｌは位相が１８０ °ずれている
正弦波信号を夫々示す０図から明らかな様に、任意の時
刻にサンプルされた値と位相が１８００ずれた（Ｔ／２
時刻遅れた、又は進んだ時刻の）サンプル値との和は常
に０である。
弦波信号、第２図Ｔｂｌは位相が１８０ °ずれている
正弦波信号を夫々示す０図から明らかな様に、任意の時
刻にサンプルされた値と位相が１８００ずれた（Ｔ／２
時刻遅れた、又は進んだ時刻の）サンプル値との和は常
に０である。
従って第１図に示す様な回路を作り、任意の周波数ｒの
正弦波信号をＰＣＭ符号化した信号を入力する。第１図
の１／２周期の遅延回路１／２Ｔは此の周波数ｆの１周
期Ｔの半分の時間遅延する回路である。
正弦波信号をＰＣＭ符号化した信号を入力する。第１図
の１／２周期の遅延回路１／２Ｔは此の周波数ｆの１周
期Ｔの半分の時間遅延する回路である。
此の場合加算回路ＡＤＤの出力値は０となる。
若し入力正弦波の周波数が前記周波数ｆと異なる場合に
は加算回路ＡＤＤの出力値は振動する。
は加算回路ＡＤＤの出力値は振動する。
従って加算回路ＡＤＤの出力がＯを中心とする或る変動
範囲内にあるか否かを判定回路ＪＵＤにより検査するこ
とにより、人力信号が周波数ｆの正弦波であるか否かを
判定出来る。
範囲内にあるか否かを判定回路ＪＵＤにより検査するこ
とにより、人力信号が周波数ｆの正弦波であるか否かを
判定出来る。
以上詳細に説明した様に本発明によれば、複雑なディジ
タルフィルタを使用することなく、簡単な回路構成で希
望の周波数成分の入力信号を選別出来るディジタル信号
受信器を実現出来ると云う大きい効果がある。
タルフィルタを使用することなく、簡単な回路構成で希
望の周波数成分の入力信号を選別出来るディジタル信号
受信器を実現出来ると云う大きい効果がある。
第１図は本発明に依る信号受信器の一実施例を示す図で
ある。 第２図は本発明に依る信号受信器の原理を説明す−る為
の図である。 第３図（ａｌは従来の信号受信器に於いて使用され７
ているディジタルフィルタの一例を示す図であり、第３
図（ｂ）は同じ＜ Ｄ Ｆ Ｔ （Ｄ １ｓｃｒｅｔｅ
Ｆ ｏｕｒｉｅｒＴ−ｒａｎｓｆｏｒｍの略）構成に
よるディジタルフィルタの一例を示す図である。 図中、Ｚは遅延回路、ＡＤＤは加算回路、ＭＬＴは乗算
回路、α１、α２、β５、βｚ、ｋｃ、ｋｓは夫々係数
、ＩＮは入力端子、ＯＵＴは出力端子、１／２Ｔは１７
２周期の遅延回路、ＡＤＤは加算回路、ＪＵＤは判定回
路である。
ある。 第２図は本発明に依る信号受信器の原理を説明す−る為
の図である。 第３図（ａｌは従来の信号受信器に於いて使用され７
ているディジタルフィルタの一例を示す図であり、第３
図（ｂ）は同じ＜ Ｄ Ｆ Ｔ （Ｄ １ｓｃｒｅｔｅ
Ｆ ｏｕｒｉｅｒＴ−ｒａｎｓｆｏｒｍの略）構成に
よるディジタルフィルタの一例を示す図である。 図中、Ｚは遅延回路、ＡＤＤは加算回路、ＭＬＴは乗算
回路、α１、α２、β５、βｚ、ｋｃ、ｋｓは夫々係数
、ＩＮは入力端子、ＯＵＴは出力端子、１／２Ｔは１７
２周期の遅延回路、ＡＤＤは加算回路、ＪＵＤは判定回
路である。
Claims (1)
- 正弦波信号をＰＣＭ化した入力信号を使用し、該入力信
号の１／２周期進み或いは遅れた標本信号を得る回路、
該回路の出力信号と該入力信号とを加算する回路、及び
該加算回路の出力が常に或る一定値以下であるか否かを
判定する回路を具備することを特徴とする信号受信器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18198384A JPS6160020A (ja) | 1984-08-31 | 1984-08-31 | 信号受信器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18198384A JPS6160020A (ja) | 1984-08-31 | 1984-08-31 | 信号受信器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6160020A true JPS6160020A (ja) | 1986-03-27 |
Family
ID=16110269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18198384A Pending JPS6160020A (ja) | 1984-08-31 | 1984-08-31 | 信号受信器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160020A (ja) |
-
1984
- 1984-08-31 JP JP18198384A patent/JPS6160020A/ja active Pending
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