JPS6159690A - １トランジスタメモリ - Google Patents
１トランジスタメモリInfo
- Publication number
- JPS6159690A JPS6159690A JP59180970A JP18097084A JPS6159690A JP S6159690 A JPS6159690 A JP S6159690A JP 59180970 A JP59180970 A JP 59180970A JP 18097084 A JP18097084 A JP 18097084A JP S6159690 A JPS6159690 A JP S6159690A
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- JP
- Japan
- Prior art keywords
- line
- inverted
- signal
- transistor memory
- signal lines
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は１トランジスタメモリ（＝関する。
第２図は従来の一般的な１トランジスタメモリのアレイ
とその周辺回路の一部を示すブロック図である。８１〜
Ｓ３は各々ディジットセンスアンプ、Ｘは行デコーダ、
Ｙは列デコーダ、ＭＩ％Ｍ４は各々１ピット分のメモリ
セル、Ｗｌ、 Ｗ、は各々ワード線、ＳＷｌ 〜ＳＷ６
は１０／＜スとビット線Ｂ１〜Ｂｚ。
とその周辺回路の一部を示すブロック図である。８１〜
Ｓ３は各々ディジットセンスアンプ、Ｘは行デコーダ、
Ｙは列デコーダ、ＭＩ％Ｍ４は各々１ピット分のメモリ
セル、Ｗｌ、 Ｗ、は各々ワード線、ＳＷｌ 〜ＳＷ６
は１０／＜スとビット線Ｂ１〜Ｂｚ。
Ｉ〜もとの接続用のスイッチングトランジスタ、０はＩ
Ｏバスの信号を出力する出力増幅器、工はＩＯババスの
書き込みを行なう駆動回路であり、メモリセルＭ１〜Ｍ
６の回路例を第６図に、ディジットセンスアンプＳ１〜
Ｓｌの回路例を第４図（＝、出力増幅器Ｏの回路例を第
５図（＝それぞれ示す。
Ｏバスの信号を出力する出力増幅器、工はＩＯババスの
書き込みを行なう駆動回路であり、メモリセルＭ１〜Ｍ
６の回路例を第６図に、ディジットセンスアンプＳ１〜
Ｓｌの回路例を第４図（＝、出力増幅器Ｏの回路例を第
５図（＝それぞれ示す。
ディジットセンスアンプ３１〜Ｓ１はゲーテイツトフリ
ップフロップ回路で構成され、センスアンプ動作開始信
号百を高電位からグランド電位（＝低下することにより
回路の動作が開始される。なお、第４図１＝おいてφ０
はビット線Ｂ、Ｂのプリｆ−ヤージパルス、φｉはビッ
ト線Ｂ、Ｂとフリップフロップ回路（電流れる電流を抑
制するパルスである。
ップフロップ回路で構成され、センスアンプ動作開始信
号百を高電位からグランド電位（＝低下することにより
回路の動作が開始される。なお、第４図１＝おいてφ０
はビット線Ｂ、Ｂのプリｆ−ヤージパルス、φｉはビッ
ト線Ｂ、Ｂとフリップフロップ回路（電流れる電流を抑
制するパルスである。
出力増幅器０はＩＯバスの差動入出力信号線ＩＯと岡上
の各信号を増幅する差動増幅器で、高電位のパルスφ１
を入力することにより動作が開始され、またパルスφ２
を出力して信号線ＩＯと−ＩＯ上の各出力信号のうち高
゛眠位側の信号が電圧降下した場合（＝その電位を回復
させる。
の各信号を増幅する差動増幅器で、高電位のパルスφ１
を入力することにより動作が開始され、またパルスφ２
を出力して信号線ＩＯと−ＩＯ上の各出力信号のうち高
゛眠位側の信号が電圧降下した場合（＝その電位を回復
させる。
さて、第２図の回路の動作例をり３６図のフローチャー
トを参照しながら説明する。メモリセルＭ２の内容を読
み出すために、時刻ｔｓ ｉ電性デコーダＸによりワー
ド線Ｗ１が選択され、ワード線Ｗ１（；接続されている
各メモリセルの内容がそれぞれビット線Ｃ二微小電位変
化として曳われる。時刻ｔ２でセンスアンプ動作開始信
号石の電位が下がってディジットセンスアンプＳ１が動
作し、ピット線Ｂｌ ＋ １１の゛電位差を増幅すると
とも（＝、列デコーダＹが動作して出力ｍ Ｙｌが高′
心位となり、ピット線Ｂ、ＢとＩＯパルス接続される。
トを参照しながら説明する。メモリセルＭ２の内容を読
み出すために、時刻ｔｓ ｉ電性デコーダＸによりワー
ド線Ｗ１が選択され、ワード線Ｗ１（；接続されている
各メモリセルの内容がそれぞれビット線Ｃ二微小電位変
化として曳われる。時刻ｔ２でセンスアンプ動作開始信
号石の電位が下がってディジットセンスアンプＳ１が動
作し、ピット線Ｂｌ ＋ １１の゛電位差を増幅すると
とも（＝、列デコーダＹが動作して出力ｍ Ｙｌが高′
心位となり、ピット線Ｂ、ＢとＩＯパルス接続される。
さらに高電位のパルスφｌＥ−よって出力増幅器０が動
作し、信号ＩＯと口の電位差を増幅し出力する。また高
電位側の信号ＩＯの磁位が降下しても、時刻ｔ１に出力
されたパルスφ２（＝よって元の′電位に回復する。
作し、信号ＩＯと口の電位差を増幅し出力する。また高
電位側の信号ＩＯの磁位が降下しても、時刻ｔ１に出力
されたパルスφ２（＝よって元の′電位に回復する。
第７図は従来の分割ピット線型１トランジスタメモリの
回路図であり、パルスＡ、Ａｌ二よってディジットセン
スアンプＳｌ、 Ｓｓ １ｍ接続されるピット線の組を
２つに分割する回路で、メモリセル読み出し時のピット
線の容量が小さくなるため、大容址メモリ（＝適用され
る。回路の動作は弗２図の回路と同様である。
回路図であり、パルスＡ、Ａｌ二よってディジットセン
スアンプＳｌ、 Ｓｓ １ｍ接続されるピット線の組を
２つに分割する回路で、メモリセル読み出し時のピット
線の容量が小さくなるため、大容址メモリ（＝適用され
る。回路の動作は弗２図の回路と同様である。
ところで、メモリの大容量化によりパターンの微細化が
進むと、金属配線層の幅や間隔に対して厚さが無視でき
なくなり、隣接配線間の容量が増大する。例えば、１Ｍ
ピットメモリでは配線の幅および間隔１〜３μ、厚さ０
．５〜１μで、隣接配線間の容量は全配線容量の１０〜
４０％にもなる。
進むと、金属配線層の幅や間隔に対して厚さが無視でき
なくなり、隣接配線間の容量が増大する。例えば、１Ｍ
ピットメモリでは配線の幅および間隔１〜３μ、厚さ０
．５〜１μで、隣接配線間の容量は全配線容量の１０〜
４０％にもなる。
このような微細パターンでは、ｆｆ１２図あるいは第７
図の回路内の平行な２信号線ＩＯ，ＩＯのそれぞれと周
辺の配線との間の各容量が異なるので、これら周辺の配
線の電位が出力増幅器Ｏの動作完了前に変化すると、信
号線工０と１とに人ぎさの異なる雑音が生じてしまう。
図の回路内の平行な２信号線ＩＯ，ＩＯのそれぞれと周
辺の配線との間の各容量が異なるので、これら周辺の配
線の電位が出力増幅器Ｏの動作完了前に変化すると、信
号線工０と１とに人ぎさの異なる雑音が生じてしまう。
この雑音発生源としては、ＩＯバスに近いワード線ある
いは列デコーダ駆動用の信号線等が考えられる。従って
、出力増幅器０の誤動作や速度の低下等力匁発生すると
いう欠点があった。
いは列デコーダ駆動用の信号線等が考えられる。従って
、出力増幅器０の誤動作や速度の低下等力匁発生すると
いう欠点があった。
本発明の目的は、動作が安定でかつ高速な１トランジス
タメモリな提供することにあ゛る。
タメモリな提供することにあ゛る。
〔発明の第１崖成〕
本発明の１トランジスタメモリは、列デコーダあるいは
ディジットセンスアンプに面する長さが互いに等しくな
るよう（ニーＩＯパスの２本の信号線をアレイ内で交差
して配線したことを特徴とする。
ディジットセンスアンプに面する長さが互いに等しくな
るよう（ニーＩＯパスの２本の信号線をアレイ内で交差
して配線したことを特徴とする。
本発明の実施例（一ついて説明する。
第１図は本発明の一実施例二係る１トランジスタメモリ
のブロック図である。第２図の従来例：二メモリセルＭ
７〜Ｍ１２．ディジットセンスアン７’Ｓ４゜スイッチ
ングトランジスタＳＷｙ・ＳＷ、 、 ワード線ＷＳ
およびピット線Ｂ４・Ｌを加えて１２ピット分のメモリ
を構成したものであるが、１０パスの２本の信号線ＩＯ
とコが平行なままではなく、列デコーダＹの中央付近の
ａ点で交差して、列デコーダＹに面する信号線の長さが
互いに等しくなっている。従って、信号線ＩＯ，ＩＯの
それぞれと各ワード線Ｗ１ ｒ Ｗ２ ｐ Ｗ３との間
の各容量が等しくなり、また信号線ＩＯ，ＩＯのそれぞ
れと列デコーダＹ内の信号線との間の各容量が等しくな
る。このために、出力増幅器０の動作完了前にワード線
Ｗ１゜Ｗ２１ ｗｓあるいは列デコーダＹ内の信号線等
の磁位が変動しても、信号線ＩＯおよびＩＯには大きさ
の等しい雑音が生じるので、信号線工ｏ、ｉｏの電位差
は変化せず、差動増幅を行なう出力増幅器Ｏが誤動作や
速度の低下を生じることはない。
のブロック図である。第２図の従来例：二メモリセルＭ
７〜Ｍ１２．ディジットセンスアン７’Ｓ４゜スイッチ
ングトランジスタＳＷｙ・ＳＷ、 、 ワード線ＷＳ
およびピット線Ｂ４・Ｌを加えて１２ピット分のメモリ
を構成したものであるが、１０パスの２本の信号線ＩＯ
とコが平行なままではなく、列デコーダＹの中央付近の
ａ点で交差して、列デコーダＹに面する信号線の長さが
互いに等しくなっている。従って、信号線ＩＯ，ＩＯの
それぞれと各ワード線Ｗ１ ｒ Ｗ２ ｐ Ｗ３との間
の各容量が等しくなり、また信号線ＩＯ，ＩＯのそれぞ
れと列デコーダＹ内の信号線との間の各容量が等しくな
る。このために、出力増幅器０の動作完了前にワード線
Ｗ１゜Ｗ２１ ｗｓあるいは列デコーダＹ内の信号線等
の磁位が変動しても、信号線ＩＯおよびＩＯには大きさ
の等しい雑音が生じるので、信号線工ｏ、ｉｏの電位差
は変化せず、差動増幅を行なう出力増幅器Ｏが誤動作や
速度の低下を生じることはない。
なお、本実施例はＮチャネルＭ ＯＳ型の１トランジス
タメモリであるが、相補型ＭＯ５の１トランジスタメモ
リあるいは分割ピッ） ＮＭ型１トランジスタメモリに
も適用できる。
タメモリであるが、相補型ＭＯ５の１トランジスタメモ
リあるいは分割ピッ） ＮＭ型１トランジスタメモリに
も適用できる。
また、本実施例ではＩＯパルス各信号線が列デコーダに
面する長さを等しくしているが、パターンによってはデ
ィジットセンスアンプｉ二面する長さを等しくしてもよ
い。
面する長さを等しくしているが、パターンによってはデ
ィジットセンスアンプｉ二面する長さを等しくしてもよ
い。
以上説明したように本発明によれば、ＩＯパルス周辺の
配線の電位が変動しても、出力増幅器は正常に動作する
ので、安定かつ篩速な１トランジスタメモリを実現する
ことができる。
配線の電位が変動しても、出力増幅器は正常に動作する
ので、安定かつ篩速な１トランジスタメモリを実現する
ことができる。
第１区１は本冗明の一実施例（＝係る１トランジスタメ
モリの構成を示すブロック図、？Ａ２図は従来の一般的
な１トランジスタメモリの構成を示すブロック図、第３
図はメモリセルＭ１〜Ｍ６の回路図、第４図はディジッ
トセンスアンプ８１〜Ｓ３の回路図、ｉ５図は出力増幅
器０の回路図、第６図は第２図の回路の動作を示すフロ
ーチャート、第７図は従来の分割ビット線型１トランジ
スタメモリの構成を示すブロック図である。 Ｓｌ−Ｓ４・・・ディジットセンスアンプΔ１．〜Ｍ工
２・・・メモリセル Ｘ・・・行デコーダ Ｙ・・・列デコーダ ０・・・出力増幅器 工・・・駆動回路 ＳＷ、〜ＳＷｓ・・・スイツｆ／グトランジスタＷ１〜
Ｗ、・・・ワード線 Ｂｌ〜Ｂ４＋酊〜１・・・ビット線 ＩＯ，ＩＯ・・・ＩＯババス信号線。
モリの構成を示すブロック図、？Ａ２図は従来の一般的
な１トランジスタメモリの構成を示すブロック図、第３
図はメモリセルＭ１〜Ｍ６の回路図、第４図はディジッ
トセンスアンプ８１〜Ｓ３の回路図、ｉ５図は出力増幅
器０の回路図、第６図は第２図の回路の動作を示すフロ
ーチャート、第７図は従来の分割ビット線型１トランジ
スタメモリの構成を示すブロック図である。 Ｓｌ−Ｓ４・・・ディジットセンスアンプΔ１．〜Ｍ工
２・・・メモリセル Ｘ・・・行デコーダ Ｙ・・・列デコーダ ０・・・出力増幅器 工・・・駆動回路 ＳＷ、〜ＳＷｓ・・・スイツｆ／グトランジスタＷ１〜
Ｗ、・・・ワード線 Ｂｌ〜Ｂ４＋酊〜１・・・ビット線 ＩＯ，ＩＯ・・・ＩＯババス信号線。
Claims (1)
- 【特許請求の範囲】 列デコーダとディジットセンスアンプとＩＯバスの２
本の信号線とを備えた１トランジスタメモリにおいて、 前記列デコーダあるいは前記ディジットセンスアンプに
面する長さが互いに等しくなるように配線された前記の
ＩＯバスの２本の信号線を有することを特徴とする１ト
ランジスタメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180970A JPS6159690A (ja) | 1984-08-30 | 1984-08-30 | １トランジスタメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180970A JPS6159690A (ja) | 1984-08-30 | 1984-08-30 | １トランジスタメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159690A true JPS6159690A (ja) | 1986-03-27 |
Family
ID=16092458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59180970A Pending JPS6159690A (ja) | 1984-08-30 | 1984-08-30 | １トランジスタメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159690A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239961A (ja) * | 1989-03-14 | 1990-09-21 | Hitachi Ltd | 熱転写記録装置 |
-
1984
- 1984-08-30 JP JP59180970A patent/JPS6159690A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239961A (ja) * | 1989-03-14 | 1990-09-21 | Hitachi Ltd | 熱転写記録装置 |
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