JPS6158918B2 - - Google Patents
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- JPS6158918B2 JPS6158918B2 JP54065607A JP6560779A JPS6158918B2 JP S6158918 B2 JPS6158918 B2 JP S6158918B2 JP 54065607 A JP54065607 A JP 54065607A JP 6560779 A JP6560779 A JP 6560779A JP S6158918 B2 JPS6158918 B2 JP S6158918B2
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、磁気バブルメモリ装置における付加
メモリ制御方式に係り、特に、磁気バブルメモリ
の不良ループ情報用の付加メモリ制御方式に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an additional memory control method in a magnetic bubble memory device, and more particularly to an additional memory control method for defective loop information in a magnetic bubble memory.
磁気バブルメモリ装置は、固体フアイルメモリ
装置として、最近、急速に発展してきた。 Magnetic bubble memory devices have recently developed rapidly as solid-state file memory devices.
これは、複数個バブルチツプにより構成されて
いるので、そのバブルチツプの使用量が多くなつ
てきている。 Since this is composed of a plurality of bubble chips, the amount of bubble chips used is increasing.
バブルチツプは、半導体技術を用いて作成され
るものであるが、製造時の塵埃等により、必ずし
も、すべて完全なものを製造することができると
は限らず、これは、現状では、ある程度さけられ
ないことである。 Bubble chips are created using semiconductor technology, but due to dust during manufacturing, it is not always possible to manufacture perfect ones, and this is unavoidable to some extent at present. That's true.
しかしながら、製造原価低減および生産性向上
のために、その歩留りをよくする必要がある。す
なわち、ある程度の不良個所を含んでいるバブル
チツプでも磁気バブルメモリ装置用として使用可
能としなければならない。 However, in order to reduce manufacturing costs and improve productivity, it is necessary to improve the yield. In other words, it is necessary to make it possible to use bubble chips for magnetic bubble memory devices even if they contain some defective parts.
そのため、ある程度の不良個所、たとえば、不
良ループを含んでいるバブルチツプを使用して、
実用可能な磁気バブルメモリ装置を構成するべく
多くの制御方式が提案されている（たとえば、そ
の代表的なものとして、特開昭53−129926「メモ
リ制御方式」がある。）。 Therefore, using a bubble chip that contains some defective parts, for example, defective loops,
Many control methods have been proposed to construct a practical magnetic bubble memory device (for example, a representative example is ``Memory Control Method'' in JP-A-53-129926).
これらの基本的な考え方は、不良個所に関する
情報を磁気バブルメモリ以外の付加メモリに格納
し、この付加メモリ情報により、正常ループのみ
を使用しようとするものである。 The basic idea is to store information regarding defective locations in an additional memory other than the magnetic bubble memory, and use this additional memory information to use only normal loops.
このことを図面に従つて説明する。 This will be explained according to the drawings.
第１図は、従来の付加メモリ制御方式の一例の
ブロツク図である。 FIG. 1 is a block diagram of an example of a conventional additional memory control method.
第１図において、制御部１は、磁気バブルメモ
リ制御の中枢部であつて、制御用付加メモリ２に
格納されている制御用付加メモリ情報を、バス６
を通して、読出し、その情報に基づき、同様に、
バス６を通して、磁気バブルメモリ本体３に対し
て、再編成回路５を介して、データの読出しまた
は書込みを行う。これらのデータは、制御部１と
外部装置、たとえば、中央処理装置（図示省略。
以下、単にCPUという。）との間で相互に転送さ
れる。 In FIG. 1, a control unit 1 is a central part of magnetic bubble memory control, and transfers control additional memory information stored in an additional control memory 2 to a bus 6.
Similarly, based on the information read through,
Data is read from or written to the magnetic bubble memory main body 3 via the bus 6 and the reorganization circuit 5 . These data are stored in the control unit 1 and an external device, for example, a central processing unit (not shown).
Hereinafter, it will simply be referred to as the CPU. ) are transferred to and from each other.
この場合、再編成回路５は、磁気バブルメモリ
本体３内の不良ループ情報を格納している付加メ
モリ４からのデータに基づき、磁気バブルメモリ
本体３に関して読み書きするデータの再編成を行
う。 In this case, the reorganization circuit 5 reorganizes the data read and written with respect to the magnetic bubble memory main body 3 based on data from the additional memory 4 that stores defective loop information within the magnetic bubble memory main body 3.
磁気バブルメモリ装置は、通常、フアイルメモ
リとして使用されるため、大容量である必要があ
る。そのため、従来、制御部１、制御メモリ２お
よび再編成回路５等からなり、多くの金物量を必
要とし、従つて、高価格となるバブル制御部
MBCは、それ１個のみで、磁気バブルメモリ本
体３および付加メモリ４からなるメモリユニツト
MBU複数個（第１図では、説明の便宜上、１個
のみとしている。）を制御するのが通常であつ
た。 Magnetic bubble memory devices are usually used as file memories, so they need to have a large capacity. Therefore, the conventional bubble control unit consists of a control unit 1, a control memory 2, a reorganization circuit 5, etc., requires a large amount of metal, and is therefore expensive.
Only one MBC is a memory unit consisting of a magnetic bubble memory main body 3 and an additional memory 4.
It has been usual to control a plurality of MBUs (in FIG. 1, only one is shown for convenience of explanation).
一方、MSI（中規模集積回路）およびLSI（大
規模集積回路）をはじめとする高集積度の半導体
部品の進歩は、近年、著しいものがあり、また、
価格の低減も急激である。 On the other hand, there has been remarkable progress in recent years in highly integrated semiconductor components, including MSI (medium-scale integrated circuits) and LSI (large-scale integrated circuits).
Price reductions have also been rapid.
したがつて、従来は、集中的に制御した方が経
済的であるといわれていたバブル制御部MBCに
ついても、必ずしも、現状が最適であるとはいえ
なくなつてきている。 Therefore, the current state of the bubble control unit MBC, which was previously said to be more economical to centrally control, is no longer necessarily optimal.
そこで、各メモリユニツトMBU内へバブル制
御部MBCを取込む方式が多く模索されている。
しかし、現状では、基本的に、第１図に示すごと
き従来例の構成の域を脱するものがまだ見出され
ておらず、このような構成では、金物量が増加す
る要因を多く含んでいる。 Therefore, many methods are being explored to incorporate the bubble control unit MBC into each memory unit MBU.
However, at present, basically nothing has been found that goes beyond the conventional configuration shown in Figure 1, and such a configuration includes many factors that increase the amount of hardware. There is.
たとえば、バス構成が複雑であり、また、付加
メモリについても単純な構成となつていない。 For example, the bus configuration is complex, and the additional memory is not a simple configuration.
さらに、集中制御から解放されることにより、
制御部の性能的な制限が緩まつてきているにもか
かわらず、現状では、この点についても、いま
だ、改善されておらず、余剰性能のままとなつて
おり、不経済である。 Furthermore, by being freed from centralized control,
Despite the fact that the performance limitations of the control section have been loosened, this point has not yet been improved and the performance remains surplus, which is uneconomical.
本発明の目的は、上記したような従来技術の欠
点をなくし、磁気バブルメモリ装置の制御関連の
金物量を減少し、経済的な付加メモリ制御方式を
提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to eliminate the drawbacks of the prior art as described above, reduce the amount of hardware involved in controlling a magnetic bubble memory device, and provide an economical additional memory control method.
これを要するに、欠陥部分を有するメモリ装置
の金物量削減を目途とするもので、装置内のマイ
クロプログラム制御用メモリと欠陥部分を表示す
る欠陥処理制御用のメモリのアドレス空間を同一
化することにより、メモリ周辺金物量の削減を図
るようにしたものである。 In short, this is aimed at reducing the amount of hardware in memory devices that have defective parts, by making the address space of the memory for microprogram control in the device the same as the memory for defect processing control that displays defective parts. , which aims to reduce the amount of hardware surrounding the memory.
本発明に係る付加メモリ制御方式は、不良ルー
プ情報用付加メモリを有し、該付加メモリの情報
に基づき磁気バブルメモリ本体に係るデータの読
出しまたは書込みを再編成する磁気バブルメモリ
装置における付加メモリ制御方式において、磁気
バブルメモリ装置の制御部に、該制御部に係る制
御用付加メモリのアドレスおよび該不良ループ情
報用付加メモリのアドレスを選択する選択回路を
設け、該選択回路を通して、該制御用付加メモリ
のアドレスおよび該不良ループ情報用付加メモリ
のアドレスを同一のアドレスレジスタに蓄積する
ことにより、該制御用付加メモリおよび該不良ル
ープ情報用付加メモリを同一アドレス空間に割当
て可能とするようにしたものである。 An additional memory control method according to the present invention is an additional memory control method in a magnetic bubble memory device that has an additional memory for defective loop information and reorganizes reading or writing of data in a magnetic bubble memory main body based on information in the additional memory. In this method, a control section of a magnetic bubble memory device is provided with a selection circuit for selecting an address of an additional memory for control and an address of an additional memory for defective loop information related to the control section, and through the selection circuit, the additional memory for control is selected. By storing the memory address and the address of the additional memory for defective loop information in the same address register, the additional memory for control and the additional memory for defective loop information can be allocated to the same address space. It is.
以下、図面に従つて、本発明の実施例を詳細に
説明する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は、本発明に係る付加メモリ制御方式の
一実施例のブロツク図である。 FIG. 2 is a block diagram of one embodiment of the additional memory control method according to the present invention.
ここで、１００は、第１図に示した従来例の制
御部１および再編成回路５に係る機能を包含した
統合制御部、２００は、統合付加メモリ部、２１
０は、制御用付加メモリ、２２０は、不良ループ
情報用付加メモリ、３００は、磁気バブルメモリ
本体、４００は、共通バス（BUS）である。 Here, 100 is an integrated control unit including the functions related to the conventional control unit 1 and reorganization circuit 5 shown in FIG. 1, 200 is an integrated additional memory unit, and 21
0 is an additional memory for control, 220 is an additional memory for defective loop information, 300 is a magnetic bubble memory main body, and 400 is a common bus (BUS).
まず、第２図に基づいて、本発明に係る付加メ
モリ制御方式の一実施例の概要について説明す
る。 First, an overview of an embodiment of the additional memory control method according to the present invention will be explained based on FIG.
第２図において、統合付加メモリ部２００は、
制御用付加メモリ２１０および不良ループ情報用
付加メモリ２２０から構成されている。 In FIG. 2, the integrated additional memory unit 200 is
It consists of an additional memory 210 for control and an additional memory 220 for defective loop information.
制御用付加メモリ２１０および不良ループ情報
用付加メモリ２２０は、それぞれ、同一アドレス
空間に割付けられ、また、同一の共通バス４００
に関して、データを出力し、または、データが入
力される。 The additional memory for control 210 and the additional memory for defective loop information 220 are each allocated to the same address space, and are connected to the same common bus 400.
Data is output or data is input.
CPUからアクセスがあつたとき、統合制御部
１００は、制御用付加メモリ２１０の内容を、共
通バス４００を介して、読出し、その内容に係る
制御プログラムに従つて動作を開始する。 When accessed by the CPU, the integrated control unit 100 reads the contents of the additional control memory 210 via the common bus 400 and starts operating according to the control program related to the contents.
磁気バブルメモリ本体３００との間の読出し、
または、書込み動作の場合、統合制御部１００
は、制御用付加メモリ２１０から読出した当該制
御プログラムの指令に基づき、不良ループ情報用
付加メモリ２２０から該当番地を読出す。 Reading between the magnetic bubble memory main body 300,
Or, in the case of a write operation, the integrated control unit 100
reads the corresponding address from the additional memory for defective loop information 220 based on the command of the control program read from the additional memory for control 210 .
次に、読出した不良ループ情報に基づき、磁気
バブルメモリ本体３００の読出しの場合は、磁気
バブルメモリ本体３００からのデータを、また、
書込みの場合は、CPUからのデータを再編成す
る。 Next, based on the read defective loop information, in the case of reading from the magnetic bubble memory main body 300, the data from the magnetic bubble memory main body 300 is
For writes, it reorganizes the data from the CPU.
これらの動作が統合制御部１００で行われた
後、統合制御部１００は、CPUと磁気バブルメ
モリ本体３００相互間のデータ転送を行わしめ
る。 After these operations are performed by the integrated control unit 100, the integrated control unit 100 transfers data between the CPU and the magnetic bubble memory main body 300.
次に、第３図は、第２図における統合制御部１
００の一実施例の詳細ブロツク図である。 Next, FIG. 3 shows the integrated control unit 1 in FIG.
00 is a detailed block diagram of one embodiment of the invention.
ここで、１０１は、制御用付加メモリ２１０お
よび不良ループ情報用付加メモリ２２０のアドレ
スデータを蓄積するアドレスレジスタ、１０２
は、アドレスレジスタ１０１の内容を共通バス４
００へ出力するアドレスドライバ、１０３は、ア
ドレスレジスタ１０１の内容を歩進させる歩進回
路、１０４は、歩進回路出力信号線、１０５は、
制御プログラムのジヤンプアドレスまたは不良ル
ープ情報用付加メモリ２２０のアドレスを指定す
るアドレス信号線、１０６は、歩進回路出力信号
線１０４、不良ループ情報用付加メモリ２２０の
先頭アドレスまたはアドレス信号線１０５のいず
れかを選択する選択回路、１０７は、選択回路１
０６の選択を制御する選択制御線、１０８は、制
御用付加メモリ２１０および不良ループ情報用付
加メモリ２１０からの読出しデータを受信するメ
モリデータレシーバ、１０９は、制御用付加メモ
リ２１０の内容を蓄積するデータレジスタＡ、１
１０は、制御用付加メモリデータレジスタ１０９
の内容をデコードし、選択制御線１０７および磁
気バブルメモリ本体３００に関する読出しまたは
書込みを行うレシーバまたはドライバに制御信号
を送出するデコーダ、１１１は、不良ループ情報
用付加メモリ２２０の内容を蓄積するデータレジ
スタＢ、１１２は、磁気バブルメモリ本体３００
への書込みデータをドライブするライトデータド
ライバ、１１３は、磁気バブルメモリ本体３００
からの読出しデータを受信するリードデータレシ
ーバ、１１４は、不良ループ情報を蓄積している
レジスタＢ１１１により、統合制御部１００と
CPU相互間のデータ転送内容を再配列するため
の再配列ゲート、１１５は、CPUからの磁気バ
ブルメモリ本体３００のアドレス情報を蓄積する
バブルメモリアドレスレジスタ（その一部は、不
良ループ情報用付加メモリ２２０の先頭アドレス
情報として、選択回路１０６に入力される。）、１
１６および１１７は、それぞれ歩進回路出力信号
線１０４の出力を取込み、制御用付加メモリ２１
０および不良ループ情報用付加メモリ２２０の歩
進情報を選択回路１０６へ出力する歩進レジスタ
Ａおよび歩進レジスタＢであつて、これらは、統
合制御部１００の中で、本発明に係るもののみを
示している。 Here, 101 is an address register that stores address data of the control additional memory 210 and the defective loop information additional memory 220;
transfers the contents of the address register 101 to the common bus 4.
103 is a step circuit that increments the contents of the address register 101; 104 is a step circuit output signal line; 105 is a step circuit that increments the contents of the address register 101;
The address signal line 106 designating the jump address of the control program or the address of the additional memory 220 for defective loop information is any one of the step circuit output signal line 104, the start address of the additional memory 220 for defective loop information, or the address signal line 105. A selection circuit 107 selects the selection circuit 1.
108 is a memory data receiver that receives read data from the control additional memory 210 and the defective loop information additional memory 210; 109 stores the contents of the control additional memory 210; Data register A, 1
10 is an additional memory data register 109 for control.
111 is a data register that stores the contents of the additional memory 220 for defective loop information. B, 112 is a magnetic bubble memory main body 300
A write data driver 113 that drives write data to the magnetic bubble memory main body 300
The read data receiver 114 receives read data from the integrated control unit 100 and
A reordering gate 115 is used to rearrange data transfer contents between CPUs, and a bubble memory address register 115 stores address information of the magnetic bubble memory main body 300 from the CPU (part of which is an additional memory for defective loop information). ), 1 is input to the selection circuit 106 as the start address information of 220.
16 and 117 respectively take in the output of the step circuit output signal line 104 and add the control additional memory 21.
The step register A and the step register B output the step information of the additional memory 220 for 0 and defective loop information to the selection circuit 106, and these are the only ones related to the present invention in the integrated control section 100. It shows.
さて、ここで、本発明に係る付加メモリ制御方
式において、主要な作用をなす統合制御部１００
の動作について、第３図に基づいて、詳細に説明
する。 Now, in the additional memory control method according to the present invention, the integrated control unit 100 plays a major role.
The operation will be explained in detail based on FIG.
統合制御部１００の基本動作は、一例として、
制御用付加メモリアドレスデータ送出サイクル
（以下、ａサイクルという。）、制御用付加メモリ
読出しデータ受信サイクル（以下、ｂサイクルと
いう。）、不良ループ情報用付加メモリアドレスデ
ータ送出サイクル（以下、ｃサイクルという。）、
不良ループ情報用付加メモリ読出しデータ受信サ
イクル（以下、ｄサイクルという。）および磁気
バブルメモリ本体読出しデータ受信サイクル（以
下、ｅサイクルという。）から構成されており、
ａ〜ｅサイクルを総称してデータ読出しマシンサ
イクルという。 The basic operation of the integrated control unit 100 is, for example, as follows:
Control additional memory address data transmission cycle (hereinafter referred to as a cycle), control additional memory read data reception cycle (hereinafter referred to as b cycle), and defective loop information additional memory address data transmission cycle (hereinafter referred to as c cycle) ),
It consists of an additional memory read data reception cycle for defective loop information (hereinafter referred to as d cycle) and a magnetic bubble memory main body read data reception cycle (hereinafter referred to as e cycle),
Cycles a to e are collectively referred to as data read machine cycles.
まず、ａサイクルにおいては、アドレスレジス
タ１０１からアドレスドライバ１０２を通して制
御用付加メモリ２１０のアドレスデータが共通バ
ス４００へ送出される。 First, in the a cycle, address data of the additional control memory 210 is sent from the address register 101 to the common bus 400 through the address driver 102.
次に、ｂサイクルにおいては、本マシンサイク
ルで実行されるべき動作を規定するデータが制御
用付加メモリ２１０から読出され、共通バス４０
０を介し、メモリデータレシーバ１０８を通して
データレジスタＡ１０９に蓄積される。 Next, in cycle b, data specifying the operation to be executed in this machine cycle is read from the additional control memory 210, and the common bus 40 is read out.
0 and is stored in data register A 109 through memory data receiver 108.
ついで、ｃサイクルでは、不良ループ情報用付
加メモリ２２０のアドレスを指定するアドレス信
号線１０５の情報が選択回路１０６、アドレスレ
ジスタ１０１およびアドレスドライバ１０２を通
し、共通バス４００を介して不良ループ情報用付
加メモリ２２０へ送出される。 Next, in the c cycle, information on the address signal line 105 specifying the address of the additional memory 220 for defective loop information passes through the selection circuit 106, address register 101, and address driver 102, and is transferred to the additional memory 220 for defective loop information via the common bus 400. It is sent to memory 220.
さらに、ｄサイクルにおいては、不良ループ情
報用付加メモリ２２０からの読出しデータが共通
バス４００を介し、メモリデータレシーバ１０８
を通してデータレジスタＢ１１１に蓄積される。 Furthermore, in the d cycle, read data from the additional memory 220 for defective loop information is transmitted to the memory data receiver 108 via the common bus 400.
The data is stored in the data register B111 through the process.
最後に、ｅサイクルにおいては、磁気バブルメ
モリ本体３００からの読出しデータが共通バス４
００を介し、リードデータレシーバ１１３を通し
て受信される。 Finally, in the e cycle, the read data from the magnetic bubble memory main body 300 is transferred to the common bus 4.
00 and is received through the read data receiver 113.
その後、その読出しデータは、データレジスタ
Ｂ１１１に蓄積されている不良ループ情報に基づ
き、再配列ゲート１１４で処理され、正常ループ
からのデータのみに再配列されてCPUへ送出さ
れる。 Thereafter, the read data is processed by the rearrangement gate 114 based on the defective loop information stored in the data register B111, rearranged into only data from normal loops, and sent to the CPU.
CPUからのデータ書込みマシンサイクルにつ
いても、読出しまたは書込みの別を除いて、ほ
ぼ、同様であるので説明を省略する。 The machine cycle for writing data from the CPU is also almost the same, except for reading or writing, so a description thereof will be omitted.
このように、マシンサイクルごとに、基本動作
の処理が実行され、これらの繰返しにより、連続
した相互データ転送が行われる。 In this way, basic operation processing is executed every machine cycle, and by repeating these operations, continuous mutual data transfer is performed.
以上、詳細に説明したように、本発明によれ
ば、２種の付加メモリを同一アドレス空間に割当
て、また、同一共通バスに接続することにより、
付加メモリ周辺の金物、すなわち、メモリ出力ゲ
ート、アドレスレジスタおよびデータレジスタ等
を１面とすることが可能となるので、金物量の大
幅削減をすることができる。 As described in detail above, according to the present invention, by allocating two types of additional memories to the same address space and connecting them to the same common bus,
Since the hardware surrounding the additional memory, ie, the memory output gate, address register, data register, etc., can be placed on one side, the amount of hardware can be significantly reduced.
したがつて、経済的な磁気バブルメモリ装置を
実現することができ、その効果は、すこぶる顕著
である。 Therefore, an economical magnetic bubble memory device can be realized, and its effects are quite remarkable.
第１図は、従来の付加メモリ制御方式の一例の
ブロツク図、第２図は、本発明に係る付加メモリ
制御方式の一実施例のブロツク図、第３図は、第
２図における統合制御部の一実施例の詳細ブロツ
ク図である。
１００……統合制御部、２００……統合付加メ
モリ部、２１０……制御用付加メモリ、２２０…
…不良ループ情報用付加メモリ、３００……磁気
バブルメモリ本体、４００……共通バス、１０１
……アドレスレジスタ、１０２……アドレスドラ
イバ、１０３……歩進回路、１０４……歩進回路
出力信号線、１０５……アドレス信号線、１０６
……選択回路、１０７……選択制御線、１０８…
…メモリデータレシーバ、１０９……データレジ
スタＡ、１１０……デコーダ、１１１……データ
レジスタＢ、１１２……ライトデータドライバ、
１１３……リードデータレシーバ、１１４……再
配列ゲート、１１５……バブルメモリアドレスレ
ジスタ、１１６……歩進レジスタＡ、１１７……
歩進レジスタＢ。
FIG. 1 is a block diagram of an example of a conventional additional memory control method, FIG. 2 is a block diagram of an embodiment of an additional memory control method according to the present invention, and FIG. 3 is an integrated control unit in FIG. FIG. 2 is a detailed block diagram of one embodiment of the invention. 100...Integrated control unit, 200...Integrated additional memory unit, 210...Additional memory for control, 220...
...Additional memory for defective loop information, 300...Magnetic bubble memory main body, 400...Common bus, 101
... Address register, 102 ... Address driver, 103 ... Stepping circuit, 104 ... Stepping circuit output signal line, 105 ... Address signal line, 106
...Selection circuit, 107...Selection control line, 108...
...Memory data receiver, 109...Data register A, 110...Decoder, 111...Data register B, 112...Write data driver,
113... Read data receiver, 114... Reorder gate, 115... Bubble memory address register, 116... Progress register A, 117...
Progress register B.
Claims (1)
メモリの情報に基づき磁気バブルメモリ本体に係
るデータの読出しまたは書込みを再編成する磁気
バブルメモリ装置における付加メモリ制御方式に
おいて、磁気バブルメモリ装置の制御部に、該制
御部に係る制御用付加メモリのアドレスおよび該
不良ループ情報用付加メモリのアドレスを選択す
る選択回路を設け、該選択回路を通して、該制御
用付加メモリのアドレスおよび該不良ループ情報
用付加メモリのアドレスを同一のアドレスレジス
タに蓄積することにより、該制御用付加メモリお
よび該不良ループ情報用付加メモリを同一アドレ
ス空間に割当て可能とすることを特徴とする付加
メモリ制御方式。 ２ 特許請求の範囲第１項において、磁気バブル
メモリ本体、制御用付加メモリおよび不良ループ
情報用付加メモリを同一の共通バスに接続し、制
御部は、該共通バスを介してこれらを制御するご
とくした付加メモリ制御方式。 ３ 特許請求の範囲第１項または第２項におい
て、不良ループ情報用付加メモリの情報に基づ
き、磁気バブルメモリ本体に係るデータの読出し
または書込みを再編成する再編成回路を制御部に
統合するごとくした付加メモリ制御方式。 ４ 特許請求の範囲第１項、第２項または第３項
において、制御部、制御用付加メモリ、不良ルー
プ用付加メモリおよび再編成回路を、それぞれ、
磁気バブルメモリユニツトごとに設けるごとくし
た付加メモリ制御方式。[Scope of Claims] 1. An additional memory control method in a magnetic bubble memory device that has an additional memory for defective loop information and reorganizes reading or writing of data related to the magnetic bubble memory main body based on information in the additional memory, The control unit of the magnetic bubble memory device is provided with a selection circuit that selects the address of the additional memory for control and the address of the additional memory for defective loop information related to the control unit, and the address of the additional memory for control is selected through the selection circuit. and the address of the additional memory for defective loop information are stored in the same address register, thereby making it possible to allocate the additional memory for control and the additional memory for defective loop information to the same address space. control method. 2. In claim 1, the magnetic bubble memory main body, the additional memory for control, and the additional memory for defective loop information are connected to the same common bus, and the control unit controls them via the common bus. Additional memory control method. 3. Claims 1 or 2 provide that a reorganization circuit for reorganizing reading or writing of data in the magnetic bubble memory main body based on information in the additional memory for defective loop information is integrated into the control unit. Additional memory control method. 4. In claim 1, 2, or 3, the control unit, the additional memory for control, the additional memory for a defective loop, and the reorganization circuit are each defined as:
An additional memory control method that is provided for each magnetic bubble memory unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6560779A JPS55160385A (en) | 1979-05-29 | 1979-05-29 | Additional memory control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6560779A JPS55160385A (en) | 1979-05-29 | 1979-05-29 | Additional memory control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55160385A JPS55160385A (en) | 1980-12-13 |
| JPS6158918B2 true JPS6158918B2 (en) | 1986-12-13 |
Family
ID=13291862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6560779A Granted JPS55160385A (en) | 1979-05-29 | 1979-05-29 | Additional memory control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55160385A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5234639A (en) * | 1975-07-10 | 1977-03-16 | Texas Instruments Inc | Magnetic thin film memory |
| JPS53108735A (en) * | 1977-02-11 | 1978-09-21 | Texas Instruments Inc | Magnetic domain unit |
-
1979
- 1979-05-29 JP JP6560779A patent/JPS55160385A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5234639A (en) * | 1975-07-10 | 1977-03-16 | Texas Instruments Inc | Magnetic thin film memory |
| JPS53108735A (en) * | 1977-02-11 | 1978-09-21 | Texas Instruments Inc | Magnetic domain unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55160385A (en) | 1980-12-13 |
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