JPS6154780A - Reproducing device of digital information signal - Google Patents
Reproducing device of digital information signalInfo
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- JPS6154780A JPS6154780A JP17771084A JP17771084A JPS6154780A JP S6154780 A JPS6154780 A JP S6154780A JP 17771084 A JP17771084 A JP 17771084A JP 17771084 A JP17771084 A JP 17771084A JP S6154780 A JPS6154780 A JP S6154780A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル情報信号の再生装置に関するもので
、特にディジタル信号を二値のＮＲＺ信号としてテレビ
ジョン信号に重畳するテレビジョン文字多重信号の受信
機に適する−のである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a digital information signal reproducing device, and particularly to a television text multiplex signal receiver that superimposes a digital signal on a television signal as a binary NRZ signal. It is suitable.
従来例の構成とその問題点
近年、テレビジョン放゛送において、文字多重信号、静
止画信号、ファクシミリ信号や、パーソナルコンピュー
タのプログラムなど、テレビジョン信号にディジタル信
号を重畳する事により、様々な情報サービスが計画され
ている。それにともない、このディジタル情報信号を誤
りなく再生する装置が研究されている。Conventional configurations and their problems In recent years, in television broadcasting, various types of information such as text multiplex signals, still image signals, facsimile signals, and personal computer programs are superimposed on television signals. Services are planned. Accordingly, research is being conducted into devices that can reproduce this digital information signal without errors.
以下に図面を参照しながら従来のディジタル情報信号の
再生装置について説明する。A conventional digital information signal reproducing device will be described below with reference to the drawings.
第１図は、ディジタル信号に重畳されて伝送される文字
多重信号を示す信号波形図である。同図において、ＲＩ
はランイン信号、ＦＣはフレーミングコード、ＤＡＴＡ
はデータ信号部である。ＲＩ倍信号、１．０，１ 、Ｏ
のくり返し１６ ｂｉｔｓから成り、この情報に基づい
て信号のサンプリングタイミングを決定する。FIG. 1 is a signal waveform diagram showing a character multiplex signal superimposed on a digital signal and transmitted. In the same figure, RI
is run-in signal, FC is framing code, DATA
is the data signal part. RI multiplied signal, 1.0,1, O
The sampling timing of the signal is determined based on this information.
第２図は、従来の文字多重信号の再生回路を示す回路構
成図である。１０１は波形整形回路。FIG. 2 is a circuit diagram showing a conventional character multiplex signal reproducing circuit. 101 is a waveform shaping circuit.
１０２はスライス回路、１ｏ３はサンプリング回路、１
０４はランイン信号抜取り回路、１０６は逓倍回路、１
０６は水晶励振・発振回路、１０７−はクロック発生回
路で、以上により１０８の文字多重信号のデータ再生回
路を構成する。文字多重信号が重畳°されたテレビジョ
ン信号は、波形整形回路１０１．スライス回路１０２に
より２値化される。前記テレビジョン信号はう／イン信
号抜取り回路１０４にも入力され、ランイン信号のみ抜
取り、次の逓倍回路１０６へ出力される。ここで、ラン
イン信号は２逓倍され、文字多重信号の伝送りロック周
波数と等しい約５ 、７３ ＭＨｚの信号となる。この
約５．７３ＭＨｚの信号は水晶励振・発振回路１０６に
加えられ、同回路内にある約６．７３ＭＨｚの水晶を励
振し、その後−水子期間の間発振を持続させる。水晶励
振・発振回路１０６の出力はクロック発生回路１０７で
波形整形され、サンプリングクロックとして出力される
。サンプリング回路１０３は、このサンプリングクロッ
クに同期して、前記スライス回路１０２で二値化された
ビデオ信号をサンプリング、文字多重信号のデータ列を
再生する。102 is a slice circuit, 1o3 is a sampling circuit, 1
04 is a run-in signal extraction circuit, 106 is a multiplier circuit, 1
06 is a crystal excitation/oscillation circuit, 107- is a clock generation circuit, and thus constitutes a data reproducing circuit for 108 character multiplex signals. The television signal on which the character multiplex signal has been superimposed is processed by a waveform shaping circuit 101. The slice circuit 102 binarizes the data. The television signal is also input to the run/in signal extraction circuit 104, where only the run-in signal is extracted and output to the next multiplier circuit 106. Here, the run-in signal is doubled and becomes a signal of approximately 5.73 MHz, which is equal to the transmission lock frequency of the character multiplex signal. This approximately 5.73 MHz signal is applied to the crystal excitation/oscillation circuit 106 to excite the approximately 6.73 MHz crystal within the circuit, and then continues to oscillate during the -water period. The output of the crystal excitation/oscillation circuit 106 is waveform-shaped by a clock generation circuit 107 and output as a sampling clock. The sampling circuit 103 samples the video signal binarized by the slice circuit 102 in synchronization with this sampling clock, and reproduces the data string of the character multiplex signal.
テレビジョン信号が一般受信機まで伝送される間に、ゴ
ーストや、中継器などによる群遅延歪が発生し、文字多
重信号は歪まされる。この時、第２図のデータ再生回路
１０８のみで再生した文字多重信号のエラー率は増加す
る。これを防ぐために波形等化回路を用いて、データ再
生回路１０Ｂの入力信号に対し、波形等化を行なう。第
３図は、波形等化回路の一従来例を示す回路構成図であ
る。While the television signal is being transmitted to a general receiver, ghosts and group delay distortion due to repeaters occur, and the text multiplex signal is distorted. At this time, the error rate of the character multiplex signal reproduced only by the data reproduction circuit 108 of FIG. 2 increases. To prevent this, a waveform equalization circuit is used to perform waveform equalization on the input signal of the data reproduction circuit 10B. FIG. 3 is a circuit configuration diagram showing a conventional example of a waveform equalization circuit.
１１０．１１１．１１２は等化回路、１１３は回路を切
替えるスウィッチ、以上により１１４の波形等化回路を
構成する。ここで等化回路１１ｏ。110, 111, and 112 are equalization circuits, 113 is a switch for switching the circuits, and the above constitutes a waveform equalization circuit 114. Here, the equalization circuit 11o.
１１１．１１２はそれぞれ異なった特性を持つ等化回路
である。スウィッチ１１３で回路を切替え、入力信号の
歪に応じた波形等化特性を選択するものである。111 and 112 are equalization circuits each having different characteristics. A switch 113 switches the circuit and selects a waveform equalization characteristic according to the distortion of the input signal.
第４図は、波形等化回路の別な一従来例を示す回路構成
図である。同図において１２０，１２１゜１２２は信号
遅延素子、１２３，１２４，１２５゜１２６ 、１２７
は信号乗算器、１２８は信号加算回路、１２９はタップ
係数修正回路であり、以上により波形等化回路１３０を
構成する。また、信号遅延素子１２０，１２１．１２２
と、信号乗算器１２３〜１２７１信号加算器１２８でト
ランスバーサルフィルタを構成する。入力信号の歪に応
じて、歪に応じて、歪の原因となった伝送路の特性と前
記波形等化回路１３０の伝送特性とが逆の特性となるよ
うにタップ係数修正回路１２９で制御し、波形等化を行
なう。FIG. 4 is a circuit configuration diagram showing another conventional example of a waveform equalization circuit. In the same figure, 120, 121° 122 are signal delay elements, 123, 124, 125° 126, 127
128 is a signal multiplier, 128 is a signal addition circuit, and 129 is a tap coefficient correction circuit, which constitutes a waveform equalization circuit 130. In addition, signal delay elements 120, 121, 122
The signal multipliers 123 to 1271 and the signal adder 128 constitute a transversal filter. Depending on the distortion of the input signal, the tap coefficient correction circuit 129 controls the characteristics of the transmission path that caused the distortion and the transmission characteristics of the waveform equalization circuit 130 to be opposite to each other. , performs waveform equalization.
以上のような従来のデータ再生装置では次のような問題
点がある。The conventional data reproducing apparatus as described above has the following problems.
（１）サンプリングクロックの発生において、１６ｂｉ
ｔｓから成るランイン信号のみにより、−水子期間の間
、安定したサンプリングクロックを発生せねばならず、
回路の設計、調整が難しい。(1) In the generation of sampling clock, 16bi
A stable sampling clock must be generated during the -water period only by a run-in signal consisting of ts,
Circuit design and adjustment are difficult.
（２）サンプリングクロックを決定するためのクロノク
ランイン信号は、入力信号を波形等化した後に正確なサ
ンプリング情報を示す。波形等化゛回路をディジタル化
した場合は、まず信号をサンプリングし、量子化する必
要がある。しかし、波形等化では、前記理由により正確
なサンプリングタイミングは得られない。(2) The chronograph-in signal for determining the sampling clock indicates accurate sampling information after waveform equalizing the input signal. When a waveform equalization circuit is digitized, it is first necessary to sample and quantize the signal. However, waveform equalization does not allow accurate sampling timing to be obtained for the reasons mentioned above.
発明の目的
本発明の目的は、テレビジョン信号に重畳されて伝送さ
れる文字多重信号などのディジタル情報信号に対し、波
形等化及び、データの再生手段をディジタル化すること
により、システムの信頼性を向上し、小形化、無調整化
、低価格化を可能とする、データ再生装置に関するもの
である。OBJECTS OF THE INVENTION An object of the present invention is to improve system reliability by digitizing waveform equalization and data reproduction means for digital information signals such as character multiplex signals that are superimposed on television signals and transmitted. The present invention relates to a data reproducing device that can be made smaller, requires no adjustment, and can be lowered in price.
発明の構成
本発明のディジタル情報信号の再生装置は、入力された
ディジタル情報信号の伝送レートをｆｂ。Configuration of the Invention The digital information signal reproducing apparatus of the present invention adjusts the transmission rate of the input digital information signal to fb.
ｐ、ｓとする時、周波数がｆ Ｈｚより大きな第一のク
ロック発生手段と、前記第一のクロックに同期し、前記
入力信号を量子化する手段と、前記量子化された信号の
波形等化を行なう手段と、前記波形等化手段の出力に対
して位相補間演算を行なう手段と、前記位相補間演算手
段の出力からデータ列を復号するために必要な第二のク
ロックを発生する手段と、前記波形等化手段の出力信号
より理想的なサンプリング位相と、第一のクロックとの
位相差を検出する手段と、前記位相差検出手段の出力に
基づき、前記位相補間手段に位相補間情報を伝送し、か
つ前記第二のクロック発生手段に、第二のクロックを発
生するための情報を伝送する補間・クロック制御手段よ
り構成されたもので、これにより事前にそのサンプリン
グのタイミングが予測出来ないディジタル情報信号をそ
の伝送レートよりも高い周波数のクロックで量子化し、
その信号に対してディジタルフィルタなどによる波形等
化回路を行なった後、位相シフト演算により理想的なサ
ンプリングタイミングで量子化した場合と等化な信号列
を得るものである。p, s, first clock generation means having a frequency greater than f Hz; means for quantizing the input signal in synchronization with the first clock; and waveform equalization of the quantized signal. means for performing a phase interpolation operation on the output of the waveform equalization means; and means for generating a second clock necessary for decoding the data string from the output of the phase interpolation operation means; means for detecting a phase difference between an ideal sampling phase and a first clock from the output signal of the waveform equalization means; and transmitting phase interpolation information to the phase interpolation means based on the output of the phase difference detection means. and an interpolation/clock control means for transmitting information for generating the second clock to the second clock generation means, which makes it possible to prevent the sampling timing from being predicted in advance. Quantizes the information signal using a clock with a higher frequency than its transmission rate,
After applying a waveform equalization circuit using a digital filter or the like to the signal, a phase shift operation is performed to obtain a signal sequence that is equal to that obtained when quantization is performed at an ideal sampling timing.
実施例の説明
以下に本発明の一実施例について、図面を参照しながら
説明する。DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
第５図は、本発明の一実施例を示すディジタル処理によ
るデータ再生装置の一回路構成図である。FIG. 5 is a circuit diagram of a data reproducing device using digital processing, showing an embodiment of the present invention.
同図において、１はＡ／Ｄコンバータ、２は第一のクロ
ック発生回路、３はディジタルフィルタで構成した波形
等化回路、４は位相補間演算回路、６は位相差検出回路
、６は補間・クロック制御回路、７は第二のクロック発
生回路、８は復号回路である。以上により、９のデータ
再生回路を構成する。In the figure, 1 is an A/D converter, 2 is a first clock generation circuit, 3 is a waveform equalization circuit composed of a digital filter, 4 is a phase interpolation calculation circuit, 6 is a phase difference detection circuit, and 6 is an interpolation/difference circuit. A clock control circuit, 7 a second clock generation circuit, and 8 a decoding circuit. As described above, data reproducing circuit No. 9 is configured.
一例として入力信号をテレビジョン信号に重畳された文
字多重信号として、データ再生回路９の動作を説明する
。As an example, the operation of the data reproducing circuit 9 will be explained assuming that the input signal is a character multiplex signal superimposed on a television signal.
第一のクロック発生回路２は、文字多重信号の伝送レー
トｆｂ、ｐ、ｓに対して（ｆ ： ５．７３７２７２Ｘ
１０６）（１）式を満たす周波数がＦＨｚである第一の
クロックを発生する。The first clock generation circuit 2 calculates (f: 5.737272X
106) Generate a first clock having a frequency of FHz that satisfies equation (1).
Ｆ）ｆ ・・・・・・・・・・・（
１）この第一のクロックに同期してＡ／Ｄコンバータ１
で入力信号を量子化し、ディジタルフィルタで構成され
た波形等化回路３で入力信号の歪に対して波形等化を行
なう。この波形等化回路出力は位相補間演算回路４１位
相差検出回路６に入力される。位相差検出回路５におい
て、理想的なサンプリング位相と、第一のクロックによ
るサンプリング位相との差を検出し、その情報を補間・
クロック制御回路６へ出力する。前記位相差の検出は、
文字多重信号のようにランイン信号を持つ信号では、こ
のう／イン信号を利用する。補間・クロック制御回路６
は、前記位相情報を基に位相補間演算回路４へ補間制御
情報を、第二のクロック発生回路７ヘクロツク制御情報
を出力する。位相補間演算回路４は前記補間制御情報を
基に波形等化回路３の出力信号に対して、位相シフト演
算を行なう。これにより理想的なサンプリングタイミン
グでサンプリングを行なった場合とほぼ等価な出力信号
を得る。一方、第二のクロック発生回路７は、前記クロ
ック制御情報を基に第二のクロックを発生し、この第二
のクロックと前記位相補間演算回路４の出力とから復号
回路８で文字多重信号のデータ列を再生する。F) f ・・・・・・・・・・・・(
1) A/D converter 1 in synchronization with this first clock
The input signal is quantized, and the waveform equalization circuit 3 composed of a digital filter performs waveform equalization on distortion of the input signal. The output of this waveform equalization circuit is input to the phase interpolation calculation circuit 41 and the phase difference detection circuit 6. The phase difference detection circuit 5 detects the difference between the ideal sampling phase and the sampling phase by the first clock, and interpolates and processes the information.
Output to clock control circuit 6. The detection of the phase difference includes:
For signals that have a run-in signal, such as a character multiplex signal, this forward/in signal is used. Interpolation/clock control circuit 6
outputs interpolation control information to the phase interpolation calculation circuit 4 and clock control information to the second clock generation circuit 7 based on the phase information. The phase interpolation calculation circuit 4 performs a phase shift calculation on the output signal of the waveform equalization circuit 3 based on the interpolation control information. As a result, an output signal almost equivalent to that obtained when sampling is performed at ideal sampling timing is obtained. On the other hand, a second clock generation circuit 7 generates a second clock based on the clock control information, and a decoding circuit 8 generates a character multiplex signal from this second clock and the output of the phase interpolation calculation circuit 4. Play data strings.
前記位相補間演算回路４における位相補間演算の動作を
第６図を用いて説明する。第６図ａは文字多重信号と、
第６図のＡ／Ｄコンバータ１による量子化のタイミング
を示す図である。”ｘ １１印が量子化したタイミング
を示す。”○°°印は理想的なサンプリングタイミング
を示す。量子化のタイミングを決定する第一のクロック
の周波数は、文字多重信号の伝送レー） （ｓ、７２７
２７２Ｍｂ、ｐ、ｓ）の３／２倍（８，５９０９８ＭＨ
ｚ ）とした。理想的ナサンプリング位相と量子化のタ
イミング関係を第６図すに示す。同一釦おける円は文字
多重信号の最高転送周波数成分である約２．８６ＭＨｚ
の信号、−周期を示す。この場合理想的なサンプリング
は、ｙ軸上で行なった場合である。Ａ／Ｄコンバータ１
による量子化のタイミングをａ図と対応させて”×”印
で示す。前記のように第一のクロックを文字多重信号の
伝送レートの３／２倍としたので、ｂ図に示すように、
約２．ｌｉ３６ＭＨｚの信号−周期に毎にａ、ｂ、ｃ、
の７エイズ、理想的なサンプリング点を２サンプリング
点毎にｐ、ｑのフェイズとして区別する。第６図すより
、フェイズａはフェイズｐよりφだけ位相が遅れ、フェ
イズｂはフェイズｑより（６０−φ）だけ位相が進む。The operation of phase interpolation calculation in the phase interpolation calculation circuit 4 will be explained using FIG. Figure 6a shows a character multiplex signal,
7 is a diagram showing the timing of quantization by the A/D converter 1 of FIG. 6. FIG. "The x11 mark indicates the quantized timing." The ○°° mark indicates the ideal sampling timing. The frequency of the first clock that determines the timing of quantization is the transmission rate of the character multiplex signal (s, 727
272Mb, p, s) 3/2 times (8,59098MH
z). The relationship between the ideal sampling phase and quantization timing is shown in FIG. The circle in the same button is approximately 2.86MHz, which is the highest transmission frequency component of the character multiplex signal.
signal, - indicates the period. In this case, the ideal sampling would be on the y-axis. A/D converter 1
The timing of quantization according to is indicated by an "x" in correspondence with the diagram a. As mentioned above, since the first clock is set to 3/2 times the transmission rate of the character multiplex signal, as shown in figure b,
Approximately 2. li36MHz signal - a, b, c, every period
7 aids, the ideal sampling points are distinguished as phases p and q every two sampling points. From FIG. 6, phase a lags phase p by φ, and phase b leads phase q by (60−φ).
ゆえに、第ｅ図Ｃのような位相特性のフィルタを用いれ
ば、フェイズａの信号は、位相シフトされフェイズｐの
信号と同一となる。同様に第６図ｄのような位相特性の
フィルタを用いれば、フェイズｂの信号は７エイズｑの
信号と同一となる。第６図ｅに位相補間演算回路４の出
力と、第一、第二のクロックの関係を示す。第二のクロ
ックは、位相補間演算回路４の出力信号のうちフェイズ
ａ、フェイズｂの信号が有効である事を示すものである
。Therefore, if a filter having a phase characteristic as shown in FIG. Similarly, if a filter having a phase characteristic as shown in FIG. 6d is used, the phase b signal will be the same as the 7 aids q signal. FIG. 6e shows the relationship between the output of the phase interpolation calculation circuit 4 and the first and second clocks. The second clock indicates that the phase a and phase b signals among the output signals of the phase interpolation calculation circuit 4 are valid.
以上のように、理想的なサンプリングタイミングと波形
等化後のデータの量子化のタイミングが異なっていても
、位相補間演算回路４で、位相シフト演算を行なう事に
より、理想的なタイミングで量子化した場合とほぼ等価
な信号を得る事が出来る。As described above, even if the ideal sampling timing and the quantization timing of data after waveform equalization are different, the phase interpolation calculation circuit 4 performs phase shift calculation to perform quantization at the ideal timing. It is possible to obtain a signal almost equivalent to that obtained when
第７図に位相補間演算回路の一実施例を示す。FIG. 7 shows an embodiment of the phase interpolation calculation circuit.
同図において、ＤＬはディジタルの信号遅延回路、Ｍは
ディジタル乗算回路、１０はディジタルの信号加算回路
で、以上によりトランスバーサルフィルタ１１を構成す
る。１２は複数組のタップ係数列（ｍ−３〜”Ｏ〜ｒｎ
３）を発生するタップ係数テーブルである。タップ係数
テーブル１２には、入力するディジタル情報信号の伝送
レートと、第一のクロック周波数と、第６図の位相差検
出回路６の位相検出精度と、位相補間演算回路４で許容
される信号補間誤差などにより、トランスバーサルフィ
ルタ１１で必要とされる位相シフト特性を得るタップ係
数列（例えば第６図ｃ、ｄ％の特性となるタッグ係数列
ンを必要設定されている。これらのタップ係数列は、第
６図の制御回路６からの補間制御情報に基づいて選択さ
れ、トランスバーサルフィルタ１１のタップ係数列とな
るものである。In the figure, DL is a digital signal delay circuit, M is a digital multiplication circuit, and 10 is a digital signal addition circuit, which constitutes a transversal filter 11. 12 is a plurality of tap coefficient sequences (m-3~"O~rn
3) is a tap coefficient table for generating. The tap coefficient table 12 includes the transmission rate of the input digital information signal, the first clock frequency, the phase detection accuracy of the phase difference detection circuit 6 shown in FIG. 6, and the signal interpolation allowed by the phase interpolation calculation circuit 4. Due to errors, etc., a tap coefficient sequence that obtains the phase shift characteristics required by the transversal filter 11 (for example, a tag coefficient sequence that has characteristics of %c and d in FIG. 6) is required.These tap coefficient sequences is selected based on the interpolation control information from the control circuit 6 in FIG. 6, and becomes the tap coefficient sequence of the transversal filter 11.
同図において、信号の位相シフト演算を行なうフィルタ
として、トランスバーサルフィルタｔ−例に上げたが、
これらのタップ数や、フィルタの回路構成は第７図に示
す処に限定されるものではない。目的である信号の位相
シフト機能を有するものであれば、他のフィルタ構成、
又は他の回路構成でも良い。In the figure, a transversal filter t- is used as an example of a filter that performs phase shift calculation of a signal.
The number of taps and the circuit configuration of the filter are not limited to those shown in FIG. Other filter configurations may be used as long as they have the desired signal phase shift function.
Alternatively, other circuit configurations may be used.
発明の効果
以上の説明から明らかなように、本発明は入力されたデ
ィジタル情報信号の伝送レートをｆｂ、ｐ、ｓとする時
、周波数がｆｅｚより大きな第一のクロック発生手段と
、前記第一のクロックに同期し、前記入力信号を量子化
する手段と、前記量子化された信号の波形等化を行なう
手段と、前記波形等化手段の出力に対して位相補間演算
を行なう手段と、前記位相補間演算手段の出力からデー
タ列を復号するために必要な第二のクロックを発生する
手段と、前記波形等化手段の出力信号より理想的なサン
プリング位相と、第一クロックとの位相差を検出する手
段と、前記位相差検出手段の出力に基づき、前記位相補
間手段に位相補間情報を伝送し、かつ前記第二のクロッ
ク発生手段に、第二のクロックを発生するための情報を
伝送する補間・クロック制御手段より構成し、全ての処
理をディジタル化する事により、信頼性の向上、無調整
化、ＬＳＩ化という優れた効果が得られる。更に、その
効果による機器の小形化、コストダウンという別な効果
が得られる。Effects of the Invention As is clear from the above description, the present invention provides a first clock generating means whose frequency is higher than fez, when the transmission rates of input digital information signals are fb, p, and s; means for quantizing said input signal in synchronization with a clock of said input signal, means for performing waveform equalization of said quantized signal, means for performing a phase interpolation operation on the output of said waveform equalization means; means for generating a second clock necessary for decoding a data string from the output of the phase interpolation calculation means; and determining the phase difference between the ideal sampling phase and the first clock from the output signal of the waveform equalization means. and transmitting phase interpolation information to the phase interpolation means based on the output of the phase difference detection means, and transmitting information for generating a second clock to the second clock generation means. By comprising interpolation/clock control means and digitizing all processing, excellent effects such as improved reliability, no adjustment, and LSI implementation can be obtained. Furthermore, other effects such as downsizing of equipment and cost reduction can be obtained.
第１図はテレビジョン信号に重畳された文字多重信号を
示す信号波形図、ｔＪＣ２図は従来の信号再生装置の回
路構成図、第３図、第４図は従来の波形等化回路の構成
図、第６図は本発明の一実施例におけるディジタル情報
信号の再生装置の構成図、第６図はこの動作を説明する
ための図、第７図は上記実施例の要部の位相補間演算回
路の回路構成図である。
１・・・・・・Ａ／Ｄコンバータ、２・・・・・第一の
クロック発生回路、３・・・・・・波形等化回路、４・
・・・・・補間演算回路、６・・・・・・位相差検出回
路、６・・・・・・補間・クロック制御回路、７・・・
・・・第二のクロック発生回路、８・・・・・・復号回
路、１０・・・・・・信号加算回路、１１・・・・・・
トランスバーサルフィルタ、１２・・・・・・タソフ係
数テーブル、ＤＬ・・・・・・ディジタル遅延回路、Ｍ
・・・・・・ディジタル乗算回路。Figure 1 is a signal waveform diagram showing a character multiplex signal superimposed on a television signal, Figure tJC2 is a circuit configuration diagram of a conventional signal reproducing device, and Figures 3 and 4 are configuration diagrams of a conventional waveform equalization circuit. , FIG. 6 is a block diagram of a digital information signal reproducing device according to an embodiment of the present invention, FIG. 6 is a diagram for explaining this operation, and FIG. 7 is a phase interpolation calculation circuit of the main part of the above embodiment. FIG. DESCRIPTION OF SYMBOLS 1... A/D converter, 2... First clock generation circuit, 3... Waveform equalization circuit, 4...
...Interpolation calculation circuit, 6...Phase difference detection circuit, 6...Interpolation/clock control circuit, 7...
... second clock generation circuit, 8 ... decoding circuit, 10 ... signal addition circuit, 11 ......
Transversal filter, 12... Tasoff coefficient table, DL... Digital delay circuit, M
...Digital multiplication circuit.
Claims (7)
ｂ．ｐ．ｓとする時、周波数がｆＨｚより大きな第一の
クロック発生手段と、前記第一のクロックに同期し、前
記入力信号を量子化する手段と、前記量子化された信号
の波形等化を行なう手段と、前記波形等化手段の出力に
対して位相補間演算を行なう手段と、前記位相補間演算
手段の出力からデータ列を復号するために必要な第二の
クロックを発生する手段と、前記波形等化手段の出力信
号より理想的なサンプリング位相と、前記第一のクロッ
クとの位相差を検出する手段と、前記位相差検出手段の
出力に基づき、前記位相補間手段に位相補間情報を伝送
し、かつ前記第二のクロック発生手段に、第二のクロッ
クを発生するための情報を伝送する補間・クロック制御
手段とを具備することを特徴としたディジタル情報信号
の再生装置。(1) The transmission rate of the input digital information signal is f
b. p. s, a first clock generating means whose frequency is higher than fHz, a means for quantizing the input signal in synchronization with the first clock, and a means for equalizing the waveform of the quantized signal. , means for performing phase interpolation calculation on the output of the waveform equalization means, means for generating a second clock necessary for decoding the data string from the output of the phase interpolation calculation means, and the waveform etc. means for detecting a phase difference between an ideal sampling phase and the first clock from the output signal of the converting means; and transmitting phase interpolation information to the phase interpolation means based on the output of the phase difference detection means; A reproducing apparatus for a digital information signal, characterized in that the second clock generating means includes interpolation/clock control means for transmitting information for generating the second clock.
ディジタルフィルタの複数のタップ係数列を記憶する手
段から成ることを特徴とした特許請求の範囲第１項記載
のディジタル情報信号の再生装置。(2) The digital information signal reproducing apparatus according to claim 1, wherein the phase interpolation calculation means comprises a digital filter and means for storing a plurality of tap coefficient sequences of the digital filter.
ンプリングタイミングを決定するためのランイン信号を
有し、位相検出手段は、前記ランイン信号より、第一の
クロックとの位相差を検出することを特徴とした特許請
求の範囲第１項または第２項記載のディジタル情報信号
の再生装置。(3) The input digital information signal has a run-in signal for determining the sampling timing at the beginning, and the phase detection means detects the phase difference with the first clock from the run-in signal. A digital information signal reproducing device according to claim 1 or 2.
ことを特徴とした特許請求の範囲第１項ないし第３項記
載のディジタル情報信号の再生装置。(4) The digital information signal reproducing device according to any one of claims 1 to 3, wherein the frequency of the first clock is 2 fHz or more.
徴とした特許請求の範囲第１項ないし第３項記載のディ
ジタル情報信号の再生装置。(5) The digital information signal reproducing device according to any one of claims 1 to 3, wherein the first clock has a frequency of 2 fHz.
号に多重して伝送されるディジタル信号であることを特
徴とした特許請求の範囲第１項ないし第３項記載のディ
ジタル情報信号の再生装置。(6) The digital information signal reproducing apparatus according to any one of claims 1 to 3, wherein the input digital information signal is a digital signal multiplexed with a television signal and transmitted.
号に多重されて伝送される文字多重信号である事を特徴
とした特許請求の範囲第１項ないし第３項記載のディジ
タル情報信号の再生装置。(7) The digital information signal reproducing apparatus according to any one of claims 1 to 3, wherein the input digital information signal is a character multiplex signal that is multiplexed with a television signal and transmitted.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17771084A JPS6154780A (en) | 1984-08-27 | 1984-08-27 | Reproducing device of digital information signal |
| US06/743,366 US4673979A (en) | 1984-06-15 | 1985-06-11 | Digital data reproducing system |
| EP85304228A EP0166555B1 (en) | 1984-06-15 | 1985-06-13 | Digital data reproducing system |
| DE8585304228T DE3581844D1 (en) | 1984-06-15 | 1985-06-13 | SYSTEM FOR PLAYING BACK DIGITAL DATA. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17771084A JPS6154780A (en) | 1984-08-27 | 1984-08-27 | Reproducing device of digital information signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6154780A true JPS6154780A (en) | 1986-03-19 |
| JPH0453154B2 JPH0453154B2 (en) | 1992-08-25 |
Family
ID=16035751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17771084A Granted JPS6154780A (en) | 1984-06-15 | 1984-08-27 | Reproducing device of digital information signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154780A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897968A (en) * | 1981-12-05 | 1983-06-10 | Sony Corp | Sampling frequency converter for video signal |
| JPS58202681A (en) * | 1982-05-21 | 1983-11-25 | Toshiba Corp | Data signal receiver |
-
1984
- 1984-08-27 JP JP17771084A patent/JPS6154780A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897968A (en) * | 1981-12-05 | 1983-06-10 | Sony Corp | Sampling frequency converter for video signal |
| JPS58202681A (en) * | 1982-05-21 | 1983-11-25 | Toshiba Corp | Data signal receiver |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453154B2 (en) | 1992-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |