JPS6152683A - Power-only-setting circuit for display controller - Google Patents
Power-only-setting circuit for display controllerInfo
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- JPS6152683A JPS6152683A JP59173143A JP17314384A JPS6152683A JP S6152683 A JPS6152683 A JP S6152683A JP 59173143 A JP59173143 A JP 59173143A JP 17314384 A JP17314384 A JP 17314384A JP S6152683 A JPS6152683 A JP S6152683A
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- Japan
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- reset
- circuit
- signal
- detection circuit
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディスプレイ制御装置用ノ4ワーオンリセット
回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a four-war-on reset circuit for a display control device.
従来の技術および発明が解決しようとする問題点
レジスタ等を内蔵する制御装置においては、電源オンP
51C初期設定としてノクワーオンリセットが行われる
。このノ4ワーオンリセットは電源オン直後から電源電
圧レベルが十分安定するまでの間で行われ、そのため通
常、電源電圧レベルが所定値になった後にあって所定ク
ロックの計数が完了したときにリセット解除が行われる
。しかしながら、従来ディスプレイ制御装置用のA’シ
ワ−ンリセットにおいては、上述のクロックとしてクロ
ック発生回路からの比較的周期が短かいものを用いてい
たために、該クロックを計数するカウンタの段数が犬き
くなシ、この結果、製造コストが高くなるという問題点
があった。Problems to be Solved by the Prior Art and the Invention In a control device that has a built-in register, etc., when the power is turned on,
51C initial setting is a no-kwa-on reset. This four-war-on reset is performed immediately after the power is turned on until the power supply voltage level becomes sufficiently stable, so it is normally reset after the power supply voltage level reaches a predetermined value and when the predetermined clock count is completed. The cancellation will take place. However, in the conventional A' wrinkle reset for display control devices, the above-mentioned clock uses a clock with a relatively short period from the clock generation circuit, so the number of stages of the counter that counts the clock is limited. However, as a result, there was a problem in that the manufacturing cost increased.
問題点を解決するための手段
本発明の目的は、上述の問題点に鑑み、製造コストの低
いディスフ0レイ制御装置用パワーオンリセツト回路を
提供することにあり、その手段は、比較的周期の長い垂
直同期信号を計数するカウンタを用いることによって達
成される。Means for Solving the Problems In view of the above-mentioned problems, it is an object of the present invention to provide a power-on reset circuit for a diffuser controller that is low in manufacturing cost. This is accomplished by using a counter that counts long vertical sync signals.
作用 上述のカウンタはよシ少ない段数で構成される。action The counter described above is constructed with a much smaller number of stages.
実施例
第2図は本発明に係るパワーオンリセット回路が適用さ
れるディスプレイシステムの全体構成図でおる。第2図
において、ディスプレイ装置1はディスプレイ制御装置
2によって制御されるが、この場合ディスプレイ制御後
は2はディスプレイ装置1より垂直同期信号VSYNC
および水平同期信号H8YNC−i受信し、他方ディス
プレイ装置1に表示出力としての表示ブランキンク信号
vOWおよび背景ブランキング信号VOBを送出する。Embodiment FIG. 2 is an overall configuration diagram of a display system to which a power-on reset circuit according to the present invention is applied. In FIG. 2, the display device 1 is controlled by the display control device 2. In this case, after display control, 2 receives the vertical synchronization signal VSYNC from the display device 1.
and a horizontal synchronizing signal H8YNC-i, and sends out a display blanking signal vOW and a background blanking signal VOB as display outputs to the display device 1.
第3図に示すように、ディスプレイ制御装置2は、アド
レスメモリ制御回路201、メモリアドレスレジスタ2
02、水平方向文字寸法レジスタ203、水平位置レジ
スタ204、垂直方向文字寸法レジスタ205、垂直位
置レジスタ206、ブリンキングレジスタ207、水平
方向文字寸法制御回路209、水平表示位置制御回路2
10、垂直方向文字寸法制御回路211、垂直表示位置
制御回路212、ブリンキング制御回路213、クロッ
ク発生回路214、タイミング発生器215、表示文字
選択回路216、表示用データメモリ217、ギャラク
タジェネレーク218、シフトレジスタ219、表示制
御回路220、/”ワーオンリセット回路221等によ
って構成されている。As shown in FIG. 3, the display control device 2 includes an address memory control circuit 201, a memory address register 2
02, horizontal character size register 203, horizontal position register 204, vertical character size register 205, vertical position register 206, blinking register 207, horizontal character size control circuit 209, horizontal display position control circuit 2
10. Vertical character size control circuit 211, vertical display position control circuit 212, blinking control circuit 213, clock generation circuit 214, timing generator 215, display character selection circuit 216, display data memory 217, galactor generator 218 , a shift register 219, a display control circuit 220, a war-on reset circuit 221, and the like.
なお、各要素についての詳細な説明は省略する。Note that a detailed explanation of each element will be omitted.
第3図において、レジスタ203〜207は電源オン時
に所定時間リセットすることが必要である。この念めに
パワーオンリセット回路221が設けられている。従来
は、クロック発生回路214のクロック信号tノクワー
オンリセット回路221に供給し、この早いクロ、り信
号によって必要なリセット時間を確保していたためにク
ロック信号を計数するカウンタの段数が多くなる傾向に
あった。本発明においては、遅い垂直同期信号VSYN
CfA’ワーオンリセット回路221に供給し、これに
よシ、該同期信号を計数するカウンタの段数を少なくし
ている。In FIG. 3, registers 203 to 207 need to be reset for a predetermined period of time when the power is turned on. For this purpose, a power-on reset circuit 221 is provided. Conventionally, the clock signal of the clock generation circuit 214 was supplied to the clock-on reset circuit 221, and the necessary reset time was secured by this fast clock signal, so the number of stages of the counter that counted the clock signal tended to increase. It was there. In the present invention, the slow vertical synchronization signal VSYN
CfA' is supplied to the war-on reset circuit 221, thereby reducing the number of stages of the counter that counts the synchronization signal.
第1図は本発明に係る/ぐワーオンリセノト回路の一実
柿例を示す回路図である。第1図において、vCcは電
源端子、RESETはリセット端子、VSYNCは垂直
同期信号用端子である。ここでは、これらの端子名称は
端子電圧をも示すものとする。FIG. 1 is a circuit diagram showing an example of a power-on-receiver circuit according to the present invention. In FIG. 1, vCc is a power supply terminal, RESET is a reset terminal, and VSYNC is a vertical synchronization signal terminal. Here, these terminal names also indicate terminal voltages.
DETHは電圧RESETが所定値vtha以上になり
たことを検出してローレベルの信号S1を発生する電圧
検出回路(インバータ)、DETLは電圧RESET
が所定値vthL以上になったことを検出してローレ
ベルの信号Sat”発生する電圧検出回路(インバータ
)、DETは電源電圧vCcが所定値vthになったこ
とを検出してパルス信号を発生する電圧レベル検出回路
である。ここで、それぞれの所定値vthi 、 vt
hLハv
tbL < vthii
の関係にある。DETH is a voltage detection circuit (inverter) that detects that the voltage RESET has exceeded a predetermined value vtha and generates a low level signal S1, and DETL is the voltage RESET.
The voltage detection circuit (inverter) detects that the power supply voltage vCc has reached a predetermined value vthL or more and generates a low-level signal Sat'', and the DET generates a pulse signal when it detects that the power supply voltage vCc has reached a predetermined value vth. This is a voltage level detection circuit.Here, each predetermined value vthi, vt
hL has the relationship of v tbL < vthii.
tた、リセット端子RESETは外部信号を印加するこ
とによりてもリセット信号RESETの発生を制御する
ためのものでもある。つまシ、外部から電圧RESET
t Vth□よシ低いローレベルにすれば、電圧検出
回路DETHの出力S1はノ・イレベルとなシ、従って
リセット信号RESgTとして送出されることになる。In addition, the reset terminal RESET is also used to control the generation of the reset signal RESET by applying an external signal. Tsumushi, voltage RESET from outside
If it is set to a low level that is lower than tVth□, the output S1 of the voltage detection circuit DETH will not be at a low level, and will therefore be sent out as a reset signal RESgT.
他方、電圧ggsg’r t V、8以上にすれば、電
圧検出回路DETHの出力Slはローレベルとなり、従
って信号RESETは送出されない。なお、この場合オ
ア回路ORの他方の入力もローレベルと仮定する。しか
し以後の説明では、リセット端子RESETには外部信
号は印加されないものとする。On the other hand, if the voltage ggsg'r t V is set to 8 or more, the output Sl of the voltage detection circuit DETH becomes a low level, and therefore the signal RESET is not sent out. In this case, it is assumed that the other input of the OR circuit OR is also at low level. However, in the following description, it is assumed that no external signal is applied to the reset terminal RESET.
GはMOSト之ンジスタでありて、そのダートはRSフ
リップフロップFFの出力S4によって制御される。I
NVはインバータ、に0はアンド回路、CNTはVSY
NC1−計数するためのカウンタでおる。G is a MOS transistor whose dart is controlled by the output S4 of the RS flip-flop FF. I
NV is an inverter, 0 is an AND circuit, CNT is VSY
NC1 - A counter for counting.
第4図のタイミング図を参照して第1図の回路動作を説
明する。時刻toにて電源がオンとなると、第4図(1
)に示すごとく、電圧vccは除々に上昇すると共に、
第4図(2)に示すごとく、垂直同期信号VSYNCが
発振する。この状態ではフリツプフロツプFFの出力S
4は不定であシ、従って、トランジスタGはオンとはな
らず、第4図(3)に示すごとく、電圧RESETは電
源電圧”ccと共に上昇するが、RESET (Vth
L(7)範囲で、sれば、第4図(4)(5)に示すご
とく信号51sS!は共にハイレベルである。従って、
信号Slはリセット信号RESETとして送出される。The operation of the circuit shown in FIG. 1 will be explained with reference to the timing diagram shown in FIG. When the power is turned on at time to, the state shown in Fig. 4 (1
), as the voltage vcc gradually increases,
As shown in FIG. 4(2), the vertical synchronizing signal VSYNC oscillates. In this state, the output S of the flip-flop FF
4 is undefined, therefore, the transistor G is not turned on, and as shown in FIG. 4 (3), the voltage RESET rises with the power supply voltage "cc, but
If s is in the L(7) range, the signal 51sS! as shown in Figure 4 (4) and (5). are both at a high level. Therefore,
The signal Sl is sent out as a reset signal RESET.
次ニ、時刻11にオイテ、電圧RESETがvthLK
到達すると、電圧検出回路DETLの出力S1はハイレ
ベルからローレベルに変化し、次いで時刻t2において
電源電圧vccが電圧レベル検出回路bETのしきい値
vthに到達すると、電圧レベル検出回路DETは第4
図(6)に示すパル信号S3を発生する。この結果、ア
ンド回路瓜の出力S4は第4図(7)のごとく変化し、
カウンタXがリセットされる。また、同時にクリップフ
ロ、プFFがセ、トされ、その出力S6は第4図(8)
に示すごとく、ローレベルからハイレベルに変化する。Next, at time 11, the voltage RESET is vthLK.
When the power supply voltage vcc reaches the threshold value vth of the voltage level detection circuit bET, the output S1 of the voltage detection circuit DETL changes from high level to low level, and then at time t2, the voltage level detection circuit DET changes to the fourth voltage level detection circuit DET.
A pulse signal S3 shown in FIG. 6 is generated. As a result, the output S4 of the AND circuit changes as shown in FIG. 4 (7),
Counter X is reset. At the same time, the clip FF and FF are set, and their output S6 is shown in Fig. 4 (8).
As shown in the figure, it changes from low level to high level.
この結果、トランジスタGHオンとなシ、電圧11iL
Es ETは、第4図(3)に示すごとく再びローレベ
ルに引下げられる、上述のごとく、カウンタCNTは起
zl′Iシて垂直同期信号VSYNet−所定数(この
場合1)ft計数してオーバフローすると、第4図(9
)に示すごとくカウンタttj力Ssはローレベルから
ハイレベルに’l&化し、従って7リツプフロツグFF
リセツトされ、この結果、トランゾスタGがカットオフ
され、再び電圧RESETは第4図(3)に示すごとく
、上昇し始メル。ソシテ時刻t s Kオv−(、RE
SIi:T = vthL。As a result, the transistor GH is turned on and the voltage is 11iL.
Es ET is pulled down to low level again as shown in FIG. 4 (3). As mentioned above, the counter CNT starts counting the vertical synchronizing signal VSYNet - a predetermined number (in this case 1) ft and overflows. Then, Figure 4 (9
), the counter ttj force Ss changes from low level to high level, and therefore 7 lipfrog FF
As a result, the transistor G is cut off, and the voltage RESET starts to rise again as shown in FIG. 4 (3). Soshite time t s K o v-(, RE
SIi: T = vthL.
となると、カウンタCNTはリセットされる。さらに時
刻taにおいて、RESETが上昇して■thRに到達
すると、電圧検出回路DETHの出力S1がローレベル
となり、従ってリセット信号RESETが解除される。Then, the counter CNT is reset. Furthermore, at time ta, when RESET rises and reaches thR, the output S1 of the voltage detection circuit DETH becomes low level, and therefore the reset signal RESET is released.
ここで電圧検出回路DETLの動作から電圧検出回路D
ETI(の動作までの期間(t3〜t4 )は発振安定
時間である。Here, from the operation of the voltage detection circuit DETL, the voltage detection circuit D
The period (t3 to t4) until the operation of ETI (is the oscillation stabilization time).
なお、カウンタCNTの段数、すなわち垂直同期信号V
SYNCの計数パルス数は必要に応じて変更し得る。Note that the number of stages of the counter CNT, that is, the vertical synchronization signal V
The number of SYNC counting pulses can be changed as necessary.
発明の詳細
な説明したように本発明によれば、比較的周期の長い垂
直同期信号全計数することにより、リセット時間を確保
しているので、そのためのカウンタの段数を少なくでき
、従って1!ツ造コストヲ低ン戊できる。As described in detail, according to the present invention, the reset time is ensured by counting all the vertical synchronization signals having a relatively long period, so the number of counter stages for this purpose can be reduced, and therefore 1! The manufacturing cost can be reduced.
第1図6よ本猟明に係るディスプレイ制御装(6用ノク
ワ一オンリセツト回路の一実施例を示す回路図、第2図
は第1図の回路が適用されるディスプレイ1:ディスフ
0レイ装[,2:ディスフ0レイ制御装@221:パワ
ーオンリセット回路、DET電圧レベルもて出回路、D
ETH:第1の電圧検出回路、DETI、 : 第2の
′−さ圧検出回路、Gニスイツチング素子、FF:フリ
ッ2°フロップ、CNT :カウンタ。FIG. 1 is a circuit diagram showing an embodiment of the display control device (6) according to the present invention, and FIG. , 2: Dispray controller @ 221: Power-on reset circuit, DET voltage level output circuit, D
ETH: first voltage detection circuit, DETI: second voltage detection circuit, G switching element, FF: flip 2° flop, CNT: counter.
Claims (1)
位が所定値(V_t_h_H)以下のときにリセット信
号(RESET)を発生する第1の電圧検出回路(DE
TH)O前記リセット端子の電位が所定値(V_t_h
_L)以下のときにクリア信号を発生する第2の電圧検
出回路(DETL)、前記リセット端子と接地間に接続
されたスイッチング素子(G)、電源電圧レベルが所定
値(V_t_h)に到達したことを検出してパルス信号
を発生する電圧レベル検出回路(DET)、前記パルス
信号によってセットされ前記スイッチング素子をオンに
するフリップフロップ(FF)、および前記パルス信号
および前記クリア信号によって計数状態にされディスプ
レイの垂直同期信号(VSYNC)を所定数だけ計数し
たときに前記フリップフロップをリセットして前記スイ
ッチング素子をオフにするカウンタ(CNT)を具備す
るディスプレイ制御装置用パワーオンリセット回路。1. A reset terminal (RESET), a first voltage detection circuit (DE) that generates a reset signal (RESET) when the potential of the reset terminal is below a predetermined value (V_t_h_H).
TH)O The potential of the reset terminal reaches a predetermined value (V_t_h
_L) A second voltage detection circuit (DETL) that generates a clear signal when: a switching element (G) connected between the reset terminal and ground; a power supply voltage level reaching a predetermined value (V_t_h); a voltage level detection circuit (DET) that detects and generates a pulse signal, a flip-flop (FF) that is set by the pulse signal and turns on the switching element, and a display that is put into a counting state by the pulse signal and the clear signal. A power-on reset circuit for a display control device, comprising a counter (CNT) that resets the flip-flop and turns off the switching element when a predetermined number of vertical synchronization signals (VSYNC) are counted.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59173143A JPS6152683A (en) | 1984-08-22 | 1984-08-22 | Power-only-setting circuit for display controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59173143A JPS6152683A (en) | 1984-08-22 | 1984-08-22 | Power-only-setting circuit for display controller |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6152683A true JPS6152683A (en) | 1986-03-15 |
JPH03637B2 JPH03637B2 (en) | 1991-01-08 |
Family
ID=15954907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59173143A Granted JPS6152683A (en) | 1984-08-22 | 1984-08-22 | Power-only-setting circuit for display controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6152683A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004004244A (en) * | 2002-05-31 | 2004-01-08 | Sony Corp | Liquid crystal display, controlling method therefor, and portable terminal |
-
1984
- 1984-08-22 JP JP59173143A patent/JPS6152683A/en active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004004244A (en) * | 2002-05-31 | 2004-01-08 | Sony Corp | Liquid crystal display, controlling method therefor, and portable terminal |
US7796126B2 (en) | 2002-05-31 | 2010-09-14 | Sony Corporation | Liquid crystal display device, method of controlling the same, and mobile terminal |
US7864170B2 (en) | 2002-05-31 | 2011-01-04 | Sony Corporation | Liquid crystal display device, method of controlling the same, and mobile terminal |
Also Published As
Publication number | Publication date |
---|---|
JPH03637B2 (en) | 1991-01-08 |
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