JPS6152683A - Power-only-setting circuit for display controller - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディスプレイ制御装置用ノ４ワーオンリセット
回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a four-war-on reset circuit for a display control device.

従来の技術および発明が解決しようとする問題点 レジスタ等を内蔵する制御装置においては、電源オンＰ
５１Ｃ初期設定としてノクワーオンリセットが行われる
。このノ４ワーオンリセットは電源オン直後から電源電
圧レベルが十分安定するまでの間で行われ、そのため通
常、電源電圧レベルが所定値になった後にあって所定ク
ロックの計数が完了したときにリセット解除が行われる
。しかしながら、従来ディスプレイ制御装置用のＡ’シ
ワ−ンリセットにおいては、上述のクロックとしてクロ
ック発生回路からの比較的周期が短かいものを用いてい
たために、該クロックを計数するカウンタの段数が犬き
くなシ、この結果、製造コストが高くなるという問題点
があった。Problems to be Solved by the Prior Art and the Invention In a control device that has a built-in register, etc., when the power is turned on,
51C initial setting is a no-kwa-on reset. This four-war-on reset is performed immediately after the power is turned on until the power supply voltage level becomes sufficiently stable, so it is normally reset after the power supply voltage level reaches a predetermined value and when the predetermined clock count is completed. The cancellation will take place. However, in the conventional A' wrinkle reset for display control devices, the above-mentioned clock uses a clock with a relatively short period from the clock generation circuit, so the number of stages of the counter that counts the clock is limited. However, as a result, there was a problem in that the manufacturing cost increased.

問題点を解決するための手段 本発明の目的は、上述の問題点に鑑み、製造コストの低
いディスフ０レイ制御装置用パワーオンリセツト回路を
提供することにあり、その手段は、比較的周期の長い垂
直同期信号を計数するカウンタを用いることによって達
成される。Means for Solving the Problems In view of the above-mentioned problems, it is an object of the present invention to provide a power-on reset circuit for a diffuser controller that is low in manufacturing cost. This is accomplished by using a counter that counts long vertical sync signals.

作用 上述のカウンタはよシ少ない段数で構成される。action The counter described above is constructed with a much smaller number of stages.

実施例 第２図は本発明に係るパワーオンリセット回路が適用さ
れるディスプレイシステムの全体構成図でおる。第２図
において、ディスプレイ装置１はディスプレイ制御装置
２によって制御されるが、この場合ディスプレイ制御後
は２はディスプレイ装置１より垂直同期信号ＶＳＹＮＣ
および水平同期信号Ｈ８ＹＮＣ−ｉ受信し、他方ディス
プレイ装置１に表示出力としての表示ブランキンク信号
ｖＯＷおよび背景ブランキング信号ＶＯＢを送出する。Embodiment FIG. 2 is an overall configuration diagram of a display system to which a power-on reset circuit according to the present invention is applied. In FIG. 2, the display device 1 is controlled by the display control device 2. In this case, after display control, 2 receives the vertical synchronization signal VSYNC from the display device 1.
and a horizontal synchronizing signal H8YNC-i, and sends out a display blanking signal vOW and a background blanking signal VOB as display outputs to the display device 1.

第３図に示すように、ディスプレイ制御装置２は、アド
レスメモリ制御回路２０１、メモリアドレスレジスタ２
０２、水平方向文字寸法レジスタ２０３、水平位置レジ
スタ２０４、垂直方向文字寸法レジスタ２０５、垂直位
置レジスタ２０６、ブリンキングレジスタ２０７、水平
方向文字寸法制御回路２０９、水平表示位置制御回路２
１０、垂直方向文字寸法制御回路２１１、垂直表示位置
制御回路２１２、ブリンキング制御回路２１３、クロッ
ク発生回路２１４、タイミング発生器２１５、表示文字
選択回路２１６、表示用データメモリ２１７、ギャラク
タジェネレーク２１８、シフトレジスタ２１９、表示制
御回路２２０、／”ワーオンリセット回路２２１等によ
って構成されている。As shown in FIG. 3, the display control device 2 includes an address memory control circuit 201, a memory address register 2
02, horizontal character size register 203, horizontal position register 204, vertical character size register 205, vertical position register 206, blinking register 207, horizontal character size control circuit 209, horizontal display position control circuit 2
10. Vertical character size control circuit 211, vertical display position control circuit 212, blinking control circuit 213, clock generation circuit 214, timing generator 215, display character selection circuit 216, display data memory 217, galactor generator 218 , a shift register 219, a display control circuit 220, a war-on reset circuit 221, and the like.

なお、各要素についての詳細な説明は省略する。Note that a detailed explanation of each element will be omitted.

第３図において、レジスタ２０３〜２０７は電源オン時
に所定時間リセットすることが必要である。この念めに
パワーオンリセット回路２２１が設けられている。従来
は、クロック発生回路２１４のクロック信号ｔノクワー
オンリセット回路２２１に供給し、この早いクロ、り信
号によって必要なリセット時間を確保していたためにク
ロック信号を計数するカウンタの段数が多くなる傾向に
あった。本発明においては、遅い垂直同期信号ＶＳＹＮ
ＣｆＡ’ワーオンリセット回路２２１に供給し、これに
よシ、該同期信号を計数するカウンタの段数を少なくし
ている。In FIG. 3, registers 203 to 207 need to be reset for a predetermined period of time when the power is turned on. For this purpose, a power-on reset circuit 221 is provided. Conventionally, the clock signal of the clock generation circuit 214 was supplied to the clock-on reset circuit 221, and the necessary reset time was secured by this fast clock signal, so the number of stages of the counter that counted the clock signal tended to increase. It was there. In the present invention, the slow vertical synchronization signal VSYN
CfA' is supplied to the war-on reset circuit 221, thereby reducing the number of stages of the counter that counts the synchronization signal.

第１図は本発明に係る／ぐワーオンリセノト回路の一実
柿例を示す回路図である。第１図において、ｖＣｃは電
源端子、ＲＥＳＥＴはリセット端子、ＶＳＹＮＣは垂直
同期信号用端子である。ここでは、これらの端子名称は
端子電圧をも示すものとする。FIG. 1 is a circuit diagram showing an example of a power-on-receiver circuit according to the present invention. In FIG. 1, vCc is a power supply terminal, RESET is a reset terminal, and VSYNC is a vertical synchronization signal terminal. Here, these terminal names also indicate terminal voltages.

ＤＥＴＨは電圧ＲＥＳＥＴが所定値ｖｔｈａ以上になり
たことを検出してローレベルの信号Ｓ１を発生する電圧
検出回路（インバータ）、ＤＥＴＬは電圧ＲＥＳＥＴ　
　が所定値ｖｔｈＬ以上になったことを検出してローレ
ベルの信号Ｓａｔ”発生する電圧検出回路（インバータ
）、ＤＥＴは電源電圧ｖＣｃが所定値ｖｔｈになったこ
とを検出してパルス信号を発生する電圧レベル検出回路
である。ここで、それぞれの所定値ｖｔｈｉ　、　ｖｔ
ｈＬハｖ ｔｂＬ　＜　ｖｔｈｉｉ の関係にある。DETH is a voltage detection circuit (inverter) that detects that the voltage RESET has exceeded a predetermined value vtha and generates a low level signal S1, and DETL is the voltage RESET.
The voltage detection circuit (inverter) detects that the power supply voltage vCc has reached a predetermined value vthL or more and generates a low-level signal Sat'', and the DET generates a pulse signal when it detects that the power supply voltage vCc has reached a predetermined value vth. This is a voltage level detection circuit.Here, each predetermined value vthi, vt
hL has the relationship of v tbL < vthii.

ｔた、リセット端子ＲＥＳＥＴは外部信号を印加するこ
とによりてもリセット信号ＲＥＳＥＴの発生を制御する
ためのものでもある。つまシ、外部から電圧ＲＥＳＥＴ
　ｔ　Ｖｔｈ□よシ低いローレベルにすれば、電圧検出
回路ＤＥＴＨの出力Ｓ１はノ・イレベルとなシ、従って
リセット信号ＲＥＳｇＴとして送出されることになる。In addition, the reset terminal RESET is also used to control the generation of the reset signal RESET by applying an external signal. Tsumushi, voltage RESET from outside
If it is set to a low level that is lower than tVth□, the output S1 of the voltage detection circuit DETH will not be at a low level, and will therefore be sent out as a reset signal RESgT.

他方、電圧ｇｇｓｇ’ｒ　ｔ　Ｖ、８以上にすれば、電
圧検出回路ＤＥＴＨの出力Ｓｌはローレベルとなり、従
って信号ＲＥＳＥＴは送出されない。なお、この場合オ
ア回路ＯＲの他方の入力もローレベルと仮定する。しか
し以後の説明では、リセット端子ＲＥＳＥＴには外部信
号は印加されないものとする。On the other hand, if the voltage ggsg'r t V is set to 8 or more, the output Sl of the voltage detection circuit DETH becomes a low level, and therefore the signal RESET is not sent out. In this case, it is assumed that the other input of the OR circuit OR is also at low level. However, in the following description, it is assumed that no external signal is applied to the reset terminal RESET.

ＧはＭＯＳト之ンジスタでありて、そのダートはＲＳフ
リップフロップＦＦの出力Ｓ４によって制御される。Ｉ
ＮＶはインバータ、に０はアンド回路、ＣＮＴはＶＳＹ
ＮＣ１−計数するためのカウンタでおる。G is a MOS transistor whose dart is controlled by the output S4 of the RS flip-flop FF. I
NV is an inverter, 0 is an AND circuit, CNT is VSY
NC1 - A counter for counting.

第４図のタイミング図を参照して第１図の回路動作を説
明する。時刻ｔｏにて電源がオンとなると、第４図（１
）に示すごとく、電圧ｖｃｃは除々に上昇すると共に、
第４図（２）に示すごとく、垂直同期信号ＶＳＹＮＣが
発振する。この状態ではフリツプフロツプＦＦの出力Ｓ
４は不定であシ、従って、トランジスタＧはオンとはな
らず、第４図（３）に示すごとく、電圧ＲＥＳＥＴは電
源電圧”ｃｃと共に上昇するが、ＲＥＳＥＴ　（Ｖｔｈ
Ｌ（７）範囲で、ｓれば、第４図（４）（５）に示すご
とく信号５１ｓＳ！は共にハイレベルである。従って、
信号Ｓｌはリセット信号ＲＥＳＥＴとして送出される。The operation of the circuit shown in FIG. 1 will be explained with reference to the timing diagram shown in FIG. When the power is turned on at time to, the state shown in Fig. 4 (1
), as the voltage vcc gradually increases,
As shown in FIG. 4(2), the vertical synchronizing signal VSYNC oscillates. In this state, the output S of the flip-flop FF
4 is undefined, therefore, the transistor G is not turned on, and as shown in FIG. 4 (3), the voltage RESET rises with the power supply voltage "cc, but
If s is in the L(7) range, the signal 51sS! as shown in Figure 4 (4) and (5). are both at a high level. Therefore,
The signal Sl is sent out as a reset signal RESET.

次ニ、時刻１１にオイテ、電圧ＲＥＳＥＴがｖｔｈＬＫ
到達すると、電圧検出回路ＤＥＴＬの出力Ｓ１はハイレ
ベルからローレベルに変化し、次いで時刻ｔ２において
電源電圧ｖｃｃが電圧レベル検出回路ｂＥＴのしきい値
ｖｔｈに到達すると、電圧レベル検出回路ＤＥＴは第４
図（６）に示すパル信号Ｓ３を発生する。この結果、ア
ンド回路瓜の出力Ｓ４は第４図（７）のごとく変化し、
カウンタＸがリセットされる。また、同時にクリップフ
ロ、プＦＦがセ、トされ、その出力Ｓ６は第４図（８）
に示すごとく、ローレベルからハイレベルに変化する。Next, at time 11, the voltage RESET is vthLK.
When the power supply voltage vcc reaches the threshold value vth of the voltage level detection circuit bET, the output S1 of the voltage detection circuit DETL changes from high level to low level, and then at time t2, the voltage level detection circuit DET changes to the fourth voltage level detection circuit DET.
A pulse signal S3 shown in FIG. 6 is generated. As a result, the output S4 of the AND circuit changes as shown in FIG. 4 (7),
Counter X is reset. At the same time, the clip FF and FF are set, and their output S6 is shown in Fig. 4 (8).
As shown in the figure, it changes from low level to high level.

この結果、トランジスタＧＨオンとなシ、電圧１１ｉＬ
Ｅｓ　ＥＴは、第４図（３）に示すごとく再びローレベ
ルに引下げられる、上述のごとく、カウンタＣＮＴは起
ｚｌ′Ｉシて垂直同期信号ＶＳＹＮｅｔ−所定数（この
場合１）ｆｔ計数してオーバフローすると、第４図（９
）に示すごとくカウンタｔｔｊ力Ｓｓはローレベルから
ハイレベルに’ｌ＆化し、従って７リツプフロツグＦＦ
リセツトされ、この結果、トランゾスタＧがカットオフ
され、再び電圧ＲＥＳＥＴは第４図（３）に示すごとく
、上昇し始メル。ソシテ時刻ｔ　ｓ　Ｋオｖ−（、ＲＥ
ＳＩｉ：Ｔ　＝　ｖｔｈＬ。As a result, the transistor GH is turned on and the voltage is 11iL.
Es ET is pulled down to low level again as shown in FIG. 4 (3). As mentioned above, the counter CNT starts counting the vertical synchronizing signal VSYNet - a predetermined number (in this case 1) ft and overflows. Then, Figure 4 (9
), the counter ttj force Ss changes from low level to high level, and therefore 7 lipfrog FF
As a result, the transistor G is cut off, and the voltage RESET starts to rise again as shown in FIG. 4 (3). Soshite time t s K o v-(, RE
SIi: T = vthL.

となると、カウンタＣＮＴはリセットされる。さらに時
刻ｔａにおいて、ＲＥＳＥＴが上昇して■ｔｈＲに到達
すると、電圧検出回路ＤＥＴＨの出力Ｓ１がローレベル
となり、従ってリセット信号ＲＥＳＥＴが解除される。Then, the counter CNT is reset. Furthermore, at time ta, when RESET rises and reaches thR, the output S1 of the voltage detection circuit DETH becomes low level, and therefore the reset signal RESET is released.

ここで電圧検出回路ＤＥＴＬの動作から電圧検出回路Ｄ
ＥＴＩ（の動作までの期間（ｔ３〜ｔ４　）は発振安定
時間である。Here, from the operation of the voltage detection circuit DETL, the voltage detection circuit D
The period (t3 to t4) until the operation of ETI (is the oscillation stabilization time).

なお、カウンタＣＮＴの段数、すなわち垂直同期信号Ｖ
ＳＹＮＣの計数パルス数は必要に応じて変更し得る。Note that the number of stages of the counter CNT, that is, the vertical synchronization signal V
The number of SYNC counting pulses can be changed as necessary.

発明の詳細 な説明したように本発明によれば、比較的周期の長い垂
直同期信号全計数することにより、リセット時間を確保
しているので、そのためのカウンタの段数を少なくでき
、従って１！ツ造コストヲ低ン戊できる。As described in detail, according to the present invention, the reset time is ensured by counting all the vertical synchronization signals having a relatively long period, so the number of counter stages for this purpose can be reduced, and therefore 1! The manufacturing cost can be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図６よ本猟明に係るディスプレイ制御装（６用ノク
ワ一オンリセツト回路の一実施例を示す回路図、第２図
は第１図の回路が適用されるディスプレイ１：ディスフ
０レイ装［，２：ディスフ０レイ制御装＠２２１：パワ
ーオンリセット回路、ＤＥＴ電圧レベルもて出回路、Ｄ
ＥＴＨ：第１の電圧検出回路、ＤＥＴＩ、　：　第２の
′−さ圧検出回路、Ｇニスイツチング素子、ＦＦ：フリ
ッ２°フロップ、ＣＮＴ　：カウンタ。FIG. 1 is a circuit diagram showing an embodiment of the display control device (6) according to the present invention, and FIG. , 2: Dispray controller @ 221: Power-on reset circuit, DET voltage level output circuit, D
ETH: first voltage detection circuit, DETI: second voltage detection circuit, G switching element, FF: flip 2° flop, CNT: counter.

Claims (1)

【特許請求の範囲】[Claims] １、リセット端子（ＲＥＳＥＴ）、該リセット端子の電
位が所定値（Ｖ＿ｔ＿ｈ＿Ｈ）以下のときにリセット信
号（ＲＥＳＥＴ）を発生する第１の電圧検出回路（ＤＥ
ＴＨ）Ｏ前記リセット端子の電位が所定値（Ｖ＿ｔ＿ｈ
＿Ｌ）以下のときにクリア信号を発生する第２の電圧検
出回路（ＤＥＴＬ）、前記リセット端子と接地間に接続
されたスイッチング素子（Ｇ）、電源電圧レベルが所定
値（Ｖ＿ｔ＿ｈ）に到達したことを検出してパルス信号
を発生する電圧レベル検出回路（ＤＥＴ）、前記パルス
信号によってセットされ前記スイッチング素子をオンに
するフリップフロップ（ＦＦ）、および前記パルス信号
および前記クリア信号によって計数状態にされディスプ
レイの垂直同期信号（ＶＳＹＮＣ）を所定数だけ計数し
たときに前記フリップフロップをリセットして前記スイ
ッチング素子をオフにするカウンタ（ＣＮＴ）を具備す
るディスプレイ制御装置用パワーオンリセット回路。1. A reset terminal (RESET), a first voltage detection circuit (DE) that generates a reset signal (RESET) when the potential of the reset terminal is below a predetermined value (V_t_h_H).
TH)O The potential of the reset terminal reaches a predetermined value (V_t_h
_L) A second voltage detection circuit (DETL) that generates a clear signal when: a switching element (G) connected between the reset terminal and ground; a power supply voltage level reaching a predetermined value (V_t_h); a voltage level detection circuit (DET) that detects and generates a pulse signal, a flip-flop (FF) that is set by the pulse signal and turns on the switching element, and a display that is put into a counting state by the pulse signal and the clear signal. A power-on reset circuit for a display control device, comprising a counter (CNT) that resets the flip-flop and turns off the switching element when a predetermined number of vertical synchronization signals (VSYNC) are counted.