JPS61500383A - 論理ベクトルの発生確率の変換用および経時変化する発生確率をもつベクトルシ−ケンスの発生用の装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 論理ベクトルの発生確率の変換用 および経時変化する発生確率をもつ ベクトルシーケンスの発生用の装置 本発明論理ベクトルの発生確率の変換用および経時変化する発生確率をもつベク トルシーケンスの発生用の装置に関し、該装置は特に論理回路、特にマイクロプ ロセッサ用のランダム試験装置の製造に適用可能なものである。

データ処理の種々の分野において、特定の応用のために、与えられた発生確率を もつ論理ベクトルのシーケンスが利用可能であることが必要でちる。このことは 、例えば、論理回路、例えばマイクロプロセッサ用のランダム試験装置の場合に 生ずる。実際、論理回路、例えばマイクロプロセッサ、を監視するためには、こ れらのマイクロプロセッサの２個のものの機能、すなわち基準マイクロプロセッ サおよび試験対象のマイクロゾロセッサの機能、が比較される。この目的のため に、一連のインストラクションおよびオーダーが該２個のマイクロプロセッサに 並列に送られ、該２個のマイクロプロセッサの出力について１ビツト毎の比較が 行われる。この比較において出現するいかなる不一致も、試験゛対象であるマイ クロプロセッサの欠陥を検出を可能にする。

本発明の一つの目的は、等しい発生確率のまたは相異なる発生確率の入力ベクト ルから、装置の出力端子において、与えられた発生確率をもつベクトルのシーケ ンスを発生させるように、論理ベクトルの発生確率を変換する装置を提供するこ とにあシ、該装置は、これらの回路の機能を他の基準回路の機能と比較するため に２個の論理回路に並列に印加される、与えられた発生確率をもつベクトルのシ ーケンスを発生させるために有利に用いられる。

この目的のために、論理ベクトルの発生゛確率を変換するこの装置は、該装置が メモリまたは等価回路を具備し、該メモリまたは等価回路に対して、相異なるま たは等しい発生確率をもつ入力論理ベクトルが印加され、該メモリまたは等価回 路は相異る区域のそれぞれの領域において、出力ベクトルの相異なるカテゴリを 包含し、それによシ、決定された出力ベクトルの発生確率が、このベクトルが記 憶されるメモリの領域の区域、すなわちこの帯域がカバーする要素位置の数また は８ビツトバイト、および問題となるメモリの領域の要素位置のアドレスに対応 する入力ベクトルのそれぞれの発生確率の両者に依存する。

本発明はまた、経時変化する発生確率をもつ一連のベクトルを発生する装置に関 係し、その場合に、前述したような論理ベクトルの発生確率を変換する装置を使 用するものにおいて、該装置がベクトルの相異なるカテゴリおよびこれらの相異 なるカテゴリを識別するに必要な情報を包含するメモリまだは等価回路、および 、論理回路にもとづき、与えられた関係の関数として、相異なる形式のベクトル の順序配列を可能にするシーケンサを具備し、メモリまたは等価回路の出力はス イッチを介して該出力を受入れるに適した１つまたはは複数の回路、例えばマイ クロプロセッサに接続される。

本発明の一つの特定の応用は、論理回路、特にマイクロプロセッサ用のランダム 試験装置により構成され、その場合に少くとも一つの論理ベクトルの発生確率を 変換する装置を使用する。中央ユニット、基準マイクロプロセッサおよび試験対 象マイクロプロセッサに並列に印加されるインストラクシ！＋７およびオーダー のランダムなジ−タンスの発生装置、および、入力端子にマイクロプロセッサの 各個のデータ、アドレスおよび監視出力が接続され、出力が中央ユニットに接続 されるコン７やレータを具備するこのランダム試験装置は、ランダムシーケンス 発生装置が、排他オア回路によシ最大期間のシーケンス発生装置としてループさ れるシフトレジスタを具備し、知られている数学的特性により規定される成るビ ットに対応するレジスタのセルは排他オア回路の入力端子に接続され、それによ りシフトレジスタは等しい発生確率のベクトルの擬似ランダム的発生を可能にし 、該発生したベクトルは与えられた発生確率をもつベクトルシーケンスの発生装 置に印加され、該ベクトルシーケンス発生装置は、相異なるカテゴリのベクトル およびこれらの相異なるカテゴリを識別するに必要な情報を包含するメモリまた は等価回路、および、論理回路にもとづき相異なる形式のベクトルを与えられた 関係の関数として順序配列することを可能にするシーケンサを具備し、メモリの 出力は、スイッチを介して、基準マイクロプロセッサと試験対象マイクロプロセ ッサの両者に接続される。

ランダム試験装置は、例えば、インスＦラクショ／に関して、一方では、３個の メモリ、すなわち、データ記憶用の第１のメモリ、演算コードを記憶する第２の メモリ、および種々の演算コードに対応するサイクルの数を記憶する第３のメモ リを、他方では、オーダーの形式を記憶する第４のメモリネよび種々のオーダー に対応するサイクルの数を記憶する第５のメモリを具備し、第１および第２のメ モリの出力はそれぞれ、パスを介して第１のスイッチに接続され、該第１のスイ ッチの出力は、データ記憶用を介して基準マイクロプロセッサおよび試験対象マ イクロプロセッサに並列に接続され、第３のメモリの出力はパスを介して第１の カウンタに接続され、該カウンタは、リンクにより第１のスイッチを制御し、第 ４のスイッチの出力は第２のスイッチを介してオーダーパスに接続され、該オー ダーパスは２個のマイクロプロセッサに並列に接続され、第５のメモリはその出 力が一方では第１のカウンタに、他方では第２のスイッチを制御する第２のカウ ンタに接続される。

本発明によるランダム試験装置はベクトルの各個に対して確率を割当てることを 可能にし、従来知られているようなベクトルの各ビットに対して確率を割当てる ことをしないという利点を提供する。さらに、該装置は、成る制約（この演算コ ードに依存して該演算コードによる任意の８ビツトバイトの数）を考慮すること によシ、相異なるメモリフィールド（相異なる発生確率をもつもの）から抽出さ れたベクトルによシ構成されるベクトルのシーケンスを提供することを可能にす る。また、第１のものと並列に発生させられた制御ベクトルシーケンスは第１の ベクトルシーケンスの発生に作用を及ぼすのである。

本発明は添付図面を参照しての以下の記述を読むことにより容易に理解され得る でおろうが、添付図面において、 第１図は論理ベクトルの発生確率を変換する装置を示すブロック線図、 第２図は１６個の要素区域を有するメモリおよび等しい発生確率の入力ベクトル についての適用装置を示す図、 第３図はマイクロプロセッサ用のランダム試験装置への応用を示すブロック線図 である。

第１図に概略的に示される、本発明による装置は、メモリＭを具備し、該メモリ Ｍは要素位置ｍｌ、ｍ２゜・・・ｍｎ　を有し、該要素位置の各個には一連のビ ットによシ構成され例えば８ビツトバイトを形成する１つの論理ベクトルが記憶 されることができる。該メモリの全域は、該メモリに包含される相異なる論理ベ クトルについて、メモリＭの出力端子において得られることが希望される発生確 率に依存して、相異なる範囲の幾つかの領域に区分される。該メモＩＪ　Ｍは発 生装置Ｇによりアドレスされるが、該発生装置ＧはメモＩＪ　Ｍにおけるそれぞ れのアドレスに対応する入力論理ベクトルｖｅｌ　ｌ　Ｖ６２　＋・・・Ｖｅ？ Ｌを出力端子から送出する。ベクトルｖｅ１は要素位置ｍ１のアドレスに割当て られ、ベクトルｖｅ２は要素位置ｍ２のアドレスに割当てられ、以下同様である 。入力論理ベク）　／ｌ／　Ｖ、Ｉｌｌ　＋　Ｖ６２　＊　・・”ｅｎの発生確 率ｐｒ１．ｐｒ２．・・・ｐｒｒＬは、ベクトル発生装置Ｇの構成に依存して同 一でちることも、また反対に、相互に相異なるものであることも可能である。

本発明によれば請求められる出力ベクトルはメモリＭにロードされ、それによシ 該ベクトルはメモリＭにおいて相異なる区域の領域を占有するが、換言すれば、 このメモリにおける相異なる数として記憶される。例えば、出力ベクトルｖｓ１ は最初の３個の要素アドレス位置に記憶され、他の出力ベクトル例えばｖ、５は メモリＭの６個の他の要素位置に記憶される。したがって、それぞれの出力ベク ドルｖ、１゜Ｖ、２　、−−−　Ｖｓｉの発生確率ｐｒｌ　１ｐｒ２　＋−ｐｒ ｉはこれらの種々の出力ベクトルが記憶されるメモリＭの区域の領域とメモリの 要素位置の相異なるアドレスに位置づけられた入力ベクトルＶｅ１　、　Ｖｅ２ 　、・・・ｖｅｎの発生確率の両者に依存する。

第２図においては、例示として、１６の要素位置を有するメモリＭを用いる場合 が図解されるが、該要素位置の各個は２ビツトを包含し、したがって、入力論理 論理ベクトル発生装置は出力端子から１６個のベクトルｖｅ１　、　ｖｅ２　、 ・・・ｖｅ１６を送出し、これらのベクトルは等しい発生確率のものである。こ れらの１６個のベクトルはそれぞれ１６個のメモリ位置のアドレスに割当てられ る。　゛ 第２図においては、８個のメモリ位置に記憶された論理ベクトル００．３個のメ モリ位置に記憶された論理ベクトル０１．５個のメモリ位置に記憶された論理ベ クトル１１が示されるが、論理ベクトル１０はメモリＭには記憶されない。この ことの結果として、出力論理ベクトルＯＯの発生確率は８／１６であり、ベクト ル０１のそれは３／１６でアシ、ベクトル１０のそれはＯであシ、ベクトル１１ のそれは５／１６である。したがって、これらの発生確率はメモリにおけるロー ド方法のプランを修飾することにより変化させられることができることがわかる 。

論理回路例えばマイクロプロセッサのランダム試゛験を行うための本発明の特別 な適用形態が第３図を参照しつつ説明される。

第３図に示されるランダム試験装置は、中央ユニット１を具備し、該中央ユニッ トは例えば８０−１０インテル形のカードによシ構成され、該カードは操作者と の対話を可能にするためにディスプレイコンソール２に接続される。この中央ユ ニット１は発生装置３に接続され、該発生装置は、試験の間、出力端子から、デ ータバースＡに対してランダムデータについてのインストラクションのランダム なシーケンスを送出し、それと並列的に、パスＢに対して、同様にランダム様式 で、オーダーを送出する。２個のパスＡおよびＢは基準マイクロプロセッサ犯お よび試験対象のマイクロプロセッサＭＴにそれぞれ接続される。これらのマイク ロプロセッサのデータ、アドレス、および監視出力はパスｄｌ’ｌおよびＣによ り、コンパレータ４の対応入力端子にそれぞれ伝送され、該コンノやレータは２ 個のマイクロプロセッサ犯およびＭＴの出力の１ビツト毎の比較を行う。コンミ ４レータ４の出力は制御ユニット１に接続され、該制御ユニットはディスプレイ コンソール２を通じての操作者との対話に付加して、発生装置３の成るノ４’ラ メータの初期化および生成、および試験の結果の利用を可能にする。

発生装置３は排他オア回路６により最大期間のシーケンス発生装置としてルーダ されたシフトレ・ゾスタ５を具備する。このレジスタは等しい発生確率のベクト ルの擬似ランダム的発生を可能にする。ベクトルは、レジスタ５において直接対 向するビットの集合体の組合せを意味するものと理解される。このシフトレジス タは、例えばビットｂＩ＋ｂ２＋・・・ｂ３１に対応する３１個のセルを具備す ることができΣ。ピッ）ｂ３ｔに対応するセルにおいて擬似ランダム的なシーケ ンスを構成するビットの連続体を得るために、ビット列す、およびｂ４に対応す るセルは排他オア回路６の入力端子に接続される。

このように規定された回路は、クロックノヤルスの各個において、１つのシフト を行い、該シフトは時刻ｔ＋１における３１ビツトの値を、時刻ｔにおける３１ ビツトの関数として与える。

ビン）ｂｌ、ｂ２．・・・ｂｌ１のなかで、成る数、例えばビン）ｂ４．・・・ ｂｌ１、が等しい発生確率のベクトルを構成するのに用いられる。

２個の連続するベクトルの独立性を可能にするために、２８の位相シフトと等価 のことが、一つの代りに、２８のルーピングを行うことによシ、クロックパルス の各個において行われる。それゆえ、構成される回路は前に示されたものとは一 致せず、そのものから容易に導出されるものであシ、それにより一つのクロック パルスは、時刻ｔにおける３１ビツトの関数として時刻ｔ＋２８において得られ たであろう値を与える。

得られる可能性のある連続する独立的なベクトルの数は２ｎ−１１に等しく、こ の値はシフトレジスタ５（いま問題となっている特別のケースにおいてはｎ＝３ １）のセル截である。

ベクトルの最大値を得るためには、ベクトルのビットの数Ｎ（いま問題となって いる例においては２８）および２ｎ−１はそれらの間の素数でなければならぬ。

シフトレジスタ５から送出される等しい発生確率０２８ビツトのベクトルは与え られた発生確率をもつベクトルシーケンスの発生装置７に印加されるが、該発生 装置は、実際、第２図を参照しつつ記述された形式のものである。この発生装置 の目的は、シフトレジスタ５によシ与えられる等しい発生確率のベクトルのラン ダムなシーケンスから、データおよびオーダーをともなうインストラクション（ まだは演算のコードのインストラクションのランダム々シーケンスを発生させる ことにある。Ｍ　６８００形の試験対象のマイクロプロセッサについての特別の 場合において、インストラクションのフィールドはこのマイクロプロセッサの演 算の１９７個のコードに限定される可能性があり、一方、データのフィールドは ８ビツトのワードの２５６個の可能な形態をカバーする可能性がある。相異なる ベクトル（データ又はインストラクション）の発生確率は、オーダーの発生確率 とともに可変である可能性がある。

与えられた発生確率をもつベクトルシーケンスの発生装置７は、インストラクシ ョンに関しては、３個のメモリ（読み出し書き込みＲＡＭメモリまたは読出し専 用ＲＯＭメモリ形式のもの）を具備し、すなわち、データを記憶するメモリ８、 演算コードを記憶するメモリ９、および種々の演算コードに対応するサイクルの 数を記憶するメモリ１０を具備する。同様に、発生装置７は、オーダーに関して は、オーダーの形式を記憶するメモリ１１および種々のオーダーに対応するサイ クルの数を記憶する他のメモリ１２を具備する。

最初に、複数のメモリ８，９，１０，１１．１２は、出力端子において得られる ことが希望される発生確率に依存して、全領域を成る数の相異なる区域の領域に 分割することによりロードされるが、この場合に、各領域は、実際、所定数の要 素位置に広がっており、該要素位置の各個において一つの８−ピッ′ドーパイト がロードされることができる。例えば、もしメモリ８がデータに対して割当てら れることが考慮され、もしこのメモリが全容量として２０４８８−ビット−バイ トを有するときは、該データについて、２５６の可能な形態がこのメモリに８回 ロードされ、各データの発生の等しい確率が出力端子に得られる。また一方、こ のメモリには、００が１７９３回、および２５５の各個について１回、他のデー タがロードされることができる。メモリ８の出力端子において、００についての 発生確率として１７９３／２０４８　＝　７／８が、他の値についての発生確率 として１／２０４８が得られる。

プロセスは、演算コードを包含するメモリ９およびオーダーを包含するメモリ１ １についても同様である。

ベクトルｂ４．・・・ｂｌ１からは相異なるビットに対応する２個のベクトル、 例えばビン）ｂ４＋・・・ｂｌ４に対応する第１のベクトルｖ１、ピッ）ｂｌ５ ．・・・ｂ２５から第２のベクトルｖ２、が抽出され、２個のベクトルｖ１およ びｖ２のビットの総数は問題とされる例においては２８を超えない。このように 構成される２個のベクトルｖｌおよびｖ２　は独立的である。これらのベクトル は、まずベクトルｖｌがパス１３ａ上へ、次いでベクトルｖ２がバス１３ｂ上へ 送出される。

試験の期間において、シフトレジスタ５から送出される等しい確率のベクトルＶ 、、Ｖ２は、それぞれ、°３個のメモリ８，９．１０に接続されたアドレスバス １３ａに送出され、該３個のメモリはそれぞれデータ、演算コード、およびサイ クル数に関連しておシ、また、２個のメモ１Ｊ１１．１２に接続されたバス１３ ｂに送出され、該２個のメモリはオーダーに関連している。それゆえ、これらの メモリの各個は等しい確率の態様でアドレスされ、対応するメモリの出力端子に おけるデータ、演算コード、またはオーダーの発生確率は、実際、この値がメモ リにロードされた回数に依存する。

この装置はまた、確率ゼロを割当てると、とにより、すなわちメモリ８になんら ロードを行わないことに確率の選択という見地から、この装置の融通性は、当然 のことながら使用されるメモリの寸法に比例する。

試験のジ−タンスは下記のように構成される。すなわち、Ｐサイクルの指示に対 応する演算コードに（Ｐ−１）データが続く。メモリ９に包含される演算コード のフィールドから演算コードがランダムに抽出されねばならず、同様に、メモリ ８のデータのフィールドからデータが抽出されねばならぬ。演算コードに対応し てメモリ９を充填する過程において、演算コードの各個に対応するサイクルの数 が、メモリ１０の同一のアドレスへ並列的にロードされる。

データを包含するメモリ８の出力および演算コードを包含するメモリ９の出力が 、パス１４および１５によりスイッチ１６に接続され、該スイッチの出力は２個 のマイクロプロセッサ旧およびＭＴに印加されたデータを伝送するパスＡに接続 される。

メモリ１０は、その一部が、パス１６によりカウンタ１７に接続される。このカ ウンタ１７は＋ｊンク１８によシスイッチ１６に接続される。それによシ、試験 の期間において、２個のメモリ８，９は同時にパス１５、スイッチ１６、および パスＡにより２個のマイクロプロセッサ犯およびＭＴへ伝送されると同時に、メ モリ１０に記憶されたサイクル数が同時に、カウンタ１７の、メモリ９における 選択された演算コードのアドレスに対応するアドレスに、ロードされる０カウン タ１７はサイクル毎に１ユニツト減算され、ゼロに復帰しない限り、スイッチ１ ６は開路状態に維持され、このことはデータがパスＡ上の２個のマイクロプロセ ッサへ送付されることを可能にする。カウンタがゼロに復帰すると、２個のマイ クロプロセッサは指示の実行を終了し新しい演算コードが送付されることができ る。

オーダーに関しても、機能遂行は全く同様である。

実際に、種々のオーダーを包含するメモリ１１の出力は２個のマイクロゾロセン サに印加されるオーダーのパスＢに接続され、一方では、それぞれのオーダーに 対応するサイクル数を包含するメモリ１２もまたパス１９を介してカウンタ１７ に接続される。

このパス１９はまた、オーダーパスＢに挿入されたスイッチ２１に作用する付加 的カウンタ２０に接続される。カウンタ２０の役割は、一つのオーダーを、該オ ーダーの正確な実行に充分な時間だけ、維持することである。カウンタ１７への リンクは、オーダーの実行後、マイクロプロセッサが演算コードを期待する時点 において、該演算コードを送付することを可能にする。

ランダムシーケンス発生装置３は付加的メモリ２２を具備し、該付加的メモリに は初期化シーケンスが記憶され、該初期化シーケンスは、試験に先立って、２個 のマイクロプロセッサ犯およびＭＴを同一の状態に設定することを可能にする。

このメモリ２２はデータバス２３によシスイッチ１６に接続さサヘ　リンク２５ によりスイッチ１６に同様に接続されたカウンタ２４によシアドレスされる。

前述の記述から、本発明によるランダム試験装置が各ベクトルの先験的確率を割 当てることを可能にし、このことが、関連するメモリのフィールドにおける、希 望に応じて選択されたデータ、演算コード、およびオーダーの分布の恩恵による ものであることが了解されるであろう。

本発明による装置は、変形形態をとることが、特に試験される回路からの出力と ブレークダウンしていない回路からの出力との比較について可能でちる。

一つの有利な変形形態は下記のものである。すなわち、マイクロゾロセンサＭＴ から導出されるパスＣ１ａ１およびｄによシ伝送される変数が、シグネチャと称 される受入れたすべてのビットのコンノやクトな機能を遂行する一つの回路によ り処理されるようにすることである。試験シーケンスの最後において、このシグ ネチャが、シグネチャのあらかじめ記憶された良好な回路のシグネチャと比較さ れる。この良好な回路のシグネチャはシミュレーションまたは基準回路の使用に より得ることができる。

手続補正書（方式） 昭和６０年１り月／７日

Claims (1)

1. 【特許請求の範囲】 １．論理ベクトルの発生確率の変換装置において、該装置は、記憶装置または等 価回路を具備し、該記憶装置または等価回路に対しては相異なるまたは等しい発 生確率を有する入力論理ベクトル（Ｖｅ１，Ｖｅ２，…Ｖｅｎ）が印加され、該 記憶装置または等価回路は相異なる範囲のそれぞれの区域において、出力ベクト ル（Ｖｓ１，Ｖｓ２，…Ｖｓｉ）の相異なるカテゴリーを包含し、それにより所 定の出力ベクトル（Ｖｓ１，Ｖｓ２，…Ｖｓｉ）の発生確率はこのベクトルが記 憶されているメモリ区域の範囲すなわちこのゾーンがカバーする要素位置の数ま たは８ビットバイト数および問題のメモリ区域の要素位置（ｍ１，ｍ２，…ｍｎ ）のアドレスに対応する入力ベクトル（Ｖｅ１，Ｖｅ２，…Ｖｅｎ）のそれぞれ の確率（ｐｒ１，ｐｒ２，…ｐｒｎ）に依存するようになっていることを特徴と する論理ベクトル発生確率の変換装置。 ２．請求の範囲第１項記載の論理ベクトルの発生確率の変換装置の少くとも一つ を使用する時間により変化する発生確率を有する一連のベクトルを発生する装置 において、 相異なるカテゴリーのベクトルおよび該相異なるカテゴリーを識別するに必要な 情報を包含する記憶装置（８〜１２）または等価回路、および、論理回路にもと づき相異なる形式のベクトルを与えられた関係の関数として時間に対して配列す るシーケンサ、 を具備し、 該記憶装置または等価回路の出力は、スイッチ（１６〜２１）を介して、該出力 を受入れるに適した一つまたは複数の回路例えばマイクロプロセッサ（ＭＲ，Ｍ Ｔ）に接続される、 ことを特徴とする時間により変化する発生確率を有する一連のベクトルを発生す る装置。 ３．請求の範囲第１項による論理ベクトルの発生確率を変換する装置または請求 の範囲第２項による経時変化する発生確率をもつ一連のベクトルを発生する装置 を用いる、論理回路、特にマイクロプロセッサ用のランダム試験装置であって、 中央ユニット、基準マイクロプロセッサと試験対象のマイクロプロセッサとに並 列に印加されるインストラクションその他のランダムなシーケンスの発生装置、 マイクロプロセッサの各個のデータ、アドレス、および監視出力が入力端子に接 続され出力が中央ユニットに接続されるコンパレータを具備する論理回路用のラ ンダム試験装置において、該ランダムなシーケンスの発生装置は、排他オア回路 （６）により最大期間のシーケンス発生装置としてループされたシフトレジスタ （５）を具備し、知られた数学的特性により規定された或るビットに対応する該 レジスタのセルは該排他オア回路（６）の入力端子に接続され、それにより、該 シフトレジスタ（５）は等しい発生確率のベクトルの擬似ランダム的な発生を可 能にし、該発生されたベクトルは発生装置に印加され、該発生装置は、インスト ラクションに関して、一方において、３個のメモリ、すなわち、データを記憶す る第１のメモリ（８）、演算コードを記憶する第２のメモリ（９）、および種々 の演算コードに対応するサイクル数を記憶する第３のメモリ（１０）を、他方に おいて、オーダーの形式を記憶する、第４のメモリ（１１）および種々の各個の オーダーに対応するサイクル数を記憶する第５のメモリ（１２）を具備し、第１ および第２のメモリ（８，９）の出力はそれぞれバスを（１４，１５）を介して 、出力が並列に接続された第１のスイッチ（１６）に接続され、データバス（Ａ ）を介して基準マイクロプロセッサ（ＭＲ）および試験対象のマイクロプロセッ サ（ＭＴ）に接続され、第３のメモリ（１０）の出力はバス（１６）を介して第 １のカウンタ（１７）に並列に接続され、該第１のカウンタはリンク（１８）に より第１のスイッチ（１６）を制御し、 第４のメモリ（１１）の出力は第２のスイッチ（２１）を介してオーダーバス（ Ｂ）に接続され、該オーダーバスは２個のマイクロプロセッサ（ＭＲ，ＭＴ）に 並列に接続され、第５のメモリ（１２）の出力は一方では第１のカウンタ（１７ ）に、他方では第２のカウンタ（２０）に接続され、 該第２のカウンタは第２のスイッチ（２１）を制御し、種々のメモリ（８，９， １０，１１，１２）は、最初は、メモリの各個の全フィールドを、出力端子にお いて得られることが希望される発生確率に依存して、相異なる区域の或る数の領 域に分割することによりロードされるようになっている、 ことを特徴とする論理回路用のランダム試験装置。 ４．該ランダムシーケンス発生装置（３）は付加的メモリ（２２）を具備し、該 付加的メモリには、試験に先立って、２個のマイクロプロセッサ（ＭＲ）および （ＭＴ）または他の比較される論理回路を同じ状態に維持するための初期化シー ケンスが記憶され、このメモリはデータバス（２３）により第１のスイッチ（１ ６）に接続され、リンク（２５）によりスイッチ（１６）に接続された第３のカ ウンタによりアドレスされるようになっている。 ことを特徴とする請求の範囲第３項に記載の装置。 ５．試験対象の回路（ＭＴ）の出力と基準回路（ＭＲ）の出力の比較は試験対象 の回路（ＭＴ）の「シグネチヤ」を正常な回路が示すはずである「シグネチヤ」 と比較することにより行われ、この場合における装置は、試験対象の論理回路（ ＭＴ）の出力可変値を構成するビットからのコンパクト機能または「シグネチヤ 」を遂行する回路を具備し、該出力可変値は試験対象の回路（ＭＴ）から導出さ れるバス（ｃ，ａ，ｄ）により伝送される可変値である、 ことを特徴とする請求の範囲第３項または第４項記載の装置。