JPS6148229A - 可変しきい値回路 - Google Patents
可変しきい値回路Info
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- JPS6148229A JPS6148229A JP17013284A JP17013284A JPS6148229A JP S6148229 A JPS6148229 A JP S6148229A JP 17013284 A JP17013284 A JP 17013284A JP 17013284 A JP17013284 A JP 17013284A JP S6148229 A JPS6148229 A JP S6148229A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/0813—Threshold logic
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はしきい値論理関数を実現する回路に関する。
しきい値論理関数とは、２値系列化された情報と重み情
報の内積を求め、その値がしきい値以上であれば論理１
．そうでなければ論理０であるとする関数である。この
しきい値論理関数は、その重み情報としきい値を適当に
選定すれば与えられた入力に対するプール演算の全ての
組合せを実現できるものである。ところで従来しきい値
論理関数は電流駆動型内積回路を用いた電子回路によっ
て実現化されている。例えば「しきい論理」（昭和５１
年、産業図書、著者室賀三部 他２名）の１１ページに
示されている。
報の内積を求め、その値がしきい値以上であれば論理１
．そうでなければ論理０であるとする関数である。この
しきい値論理関数は、その重み情報としきい値を適当に
選定すれば与えられた入力に対するプール演算の全ての
組合せを実現できるものである。ところで従来しきい値
論理関数は電流駆動型内積回路を用いた電子回路によっ
て実現化されている。例えば「しきい論理」（昭和５１
年、産業図書、著者室賀三部 他２名）の１１ページに
示されている。
第６図はその略示ブロック図であって、２値系列化され
た情報Ｘ１１Ｘ２１Ｘ３１・・・は入力内積回路６１に
入力され、その入力内積回路６１は入力情報Ｘ＋ 。
た情報Ｘ１１Ｘ２１Ｘ３１・・・は入力内積回路６１に
入力され、その入力内積回路６１は入力情報Ｘ＋ 。
Ｘ２ ＨＸ３＋・・・と、それらに対応する重み情報ａ
＋、ａ２゜ａ３．・・・との内積を演算する。その演算
結果は比較回路６２に入力され、その比較回路６２はそ
の演算結果と一定のしきい値とを比較し、その大小によ
って論理１又は０を出力する。ところでその重み情報ａ
ｌ、 ａ２． ａ３．・・・としきい値は固定定数化さ
れている。そのため一種類のしきい値と重み情報を用い
たしきい値論理関数回路によっては一種類のプール演算
しか実現し得ない。ここにプール演算とは単数もしくは
複数のプール関数からなるものとする。
＋、ａ２゜ａ３．・・・との内積を演算する。その演算
結果は比較回路６２に入力され、その比較回路６２はそ
の演算結果と一定のしきい値とを比較し、その大小によ
って論理１又は０を出力する。ところでその重み情報ａ
ｌ、 ａ２． ａ３．・・・としきい値は固定定数化さ
れている。そのため一種類のしきい値と重み情報を用い
たしきい値論理関数回路によっては一種類のプール演算
しか実現し得ない。ここにプール演算とは単数もしくは
複数のプール関数からなるものとする。
し発明が解決しようとする問題点〕
このように、従来のしきい値論理関数の電子回路におい
ては、一種類のしきい値論理関数の回路によっては一種
類のプール演算しか実現しえない ・から、多種類のプ
ール演算を実現するには各演算毎の多種類のしきい値論
理関数の回路を用意しなくてはならず情報処理において
柔軟性に欠ける欠点があった。
ては、一種類のしきい値論理関数の回路によっては一種
類のプール演算しか実現しえない ・から、多種類のプ
ール演算を実現するには各演算毎の多種類のしきい値論
理関数の回路を用意しなくてはならず情報処理において
柔軟性に欠ける欠点があった。
第１発明では従来のしきい値論理関数回路の上記のよう
な情報処理における柔軟性のなさを解決するために、固
定されたしきい値を可変な２値系列化とし、第２発明に
おいては、更に２値系列化された入力情報Ｘｉ、Ｘ２．
Ｘ３．・・・の重み情報ａｌ。
な情報処理における柔軟性のなさを解決するために、固
定されたしきい値を可変な２値系列化とし、第２発明に
おいては、更に２値系列化された入力情報Ｘｉ、Ｘ２．
Ｘ３．・・・の重み情報ａｌ。
ａ２．ａ３．・・・をも任意に変更しうろこととしたと
ころに特色がある。
ころに特色がある。
尚、それらの本発明の可変しきい値回路に利用される可
変しきい値論理関数は、２値系列化された情報を１ ＝
（ＸＩ ＋ Ｘ２ ＋ ＝・、ｘｉ 、−、Ｘｎ） 、
２値系列化されたしきい値をｆ ” （Ｙ＋ Ｔ Ｙ
２ ＋・・・、Ｙｊ。
変しきい値論理関数は、２値系列化された情報を１ ＝
（ＸＩ ＋ Ｘ２ ＋ ＝・、ｘｉ 、−、Ｘｎ） 、
２値系列化されたしきい値をｆ ” （Ｙ＋ Ｔ Ｙ
２ ＋・・・、Ｙｊ。
Ｙｍ）として、それぞれに対応する重み情報（関数）を
ａ ＝（ａｌ ＋ ａ２ ＋ ・・’ ＋ ａｉ ＋
”’ ＋ ａｎ ）及び＆＝（ｂｌ。
ａ ＝（ａｌ ＋ ａ２ ＋ ・・’ ＋ ａｉ ＋
”’ ＋ ａｎ ）及び＆＝（ｂｌ。
ｂｌ、・・・、 ｂｊ 、・・・、ｂｍ）とすると、次
式で表示されるＯ 意味する。Ｘｉ及びＹｊは論理値であり＋ａｊ及びｂｊ
は実数である。Ｘ−ａ、ｔ・ｂはそれぞれ、Ｘ’ｌ＝
Ｘ Ｘ４ ａｉ ”’＋２１１＝
１ Ｊ’ である。
式で表示されるＯ 意味する。Ｘｉ及びＹｊは論理値であり＋ａｊ及びｂｊ
は実数である。Ｘ−ａ、ｔ・ｂはそれぞれ、Ｘ’ｌ＝
Ｘ Ｘ４ ａｉ ”’＋２１１＝
１ Ｊ’ である。
第１式で定義した可変しきい値論理演算を実行する回路
は第１，４図に示すように、入力内積回路８としきい領
内積回路１と比較回路４とを備えている。Ｊ、 、 ｐ
５２は比較操作のタイミングを制御するためのものであ
る。Ｆは可変しきい値論理関数の補間数を示す。
は第１，４図に示すように、入力内積回路８としきい領
内積回路１と比較回路４とを備えている。Ｊ、 、 ｐ
５２は比較操作のタイミングを制御するためのものであ
る。Ｆは可変しきい値論理関数の補間数を示す。
し作用〕
第１発明に係る可変しきい値回路は、第１図に示すよう
に、入力内積回路８が２値系列化された情報ＸＩ、Ｘ２
１Ｘ３１・・・を入力し、それらとそれらに対応する重
み軍報ａｌ 、 ａ２． ａ３ 、・・・との内積を演
算し比較回路４へ入力する。他方、しきい領内積回路１
が２値系列化された可変のしきい値ＹＩＩＹ２１Ｙ３．
・・・を入力し、それらとそれらに対応する重み情報ｂ
＋、 ｂ２＋ ｂ３＋・・・との内積を演算し比較回路
４へ入力する。比較回路４は、それらの内積結果の大小
を比較しその結果を論理１又は０として出力する。更に
第２発明として、第４図に示すように記憶回路アレイ２
を入力内積回路３の入力側に設けたときは、入力情報Ｘ
１．ｘ２．Ｘｓ、・・・はその記憶回路アレイ２の作用
により重み情報を含んだ２値系列値Ｚ＋ 、 Ｚ２ ＋
Ｚ３＋・・・に変換される。この２値系列値Ｚｌ １
ｚ２＋ Ｚ３ ＊・・・は入力内積回路８へ入力され
る。従ってこの記憶回路アレイ２の状態を適宜変更する
ことによって入力内積回路３の重み情報ａ＋。
に、入力内積回路８が２値系列化された情報ＸＩ、Ｘ２
１Ｘ３１・・・を入力し、それらとそれらに対応する重
み軍報ａｌ 、 ａ２． ａ３ 、・・・との内積を演
算し比較回路４へ入力する。他方、しきい領内積回路１
が２値系列化された可変のしきい値ＹＩＩＹ２１Ｙ３．
・・・を入力し、それらとそれらに対応する重み情報ｂ
＋、 ｂ２＋ ｂ３＋・・・との内積を演算し比較回路
４へ入力する。比較回路４は、それらの内積結果の大小
を比較しその結果を論理１又は０として出力する。更に
第２発明として、第４図に示すように記憶回路アレイ２
を入力内積回路３の入力側に設けたときは、入力情報Ｘ
１．ｘ２．Ｘｓ、・・・はその記憶回路アレイ２の作用
により重み情報を含んだ２値系列値Ｚ＋ 、 Ｚ２ ＋
Ｚ３＋・・・に変換される。この２値系列値Ｚｌ １
ｚ２＋ Ｚ３ ＊・・・は入力内積回路８へ入力され
る。従ってこの記憶回路アレイ２の状態を適宜変更する
ことによって入力内積回路３の重み情報ａ＋。
ａ２．ａ３．・・・が突貫上等価的に変更されたことに
なるＯ 以上述べたように、２値系列しきい値が変更可能であり
、また入力情報ＸＩ、 Ｘ２． Ｘｓ、 ・・・に対応
する情報も実質的に変更可能であるので、＠ｌ、４図に
示される発明に係る可変しきい値回路は種々のプール演
算を実現することが出来る。
なるＯ 以上述べたように、２値系列しきい値が変更可能であり
、また入力情報ＸＩ、 Ｘ２． Ｘｓ、 ・・・に対応
する情報も実質的に変更可能であるので、＠ｌ、４図に
示される発明に係る可変しきい値回路は種々のプール演
算を実現することが出来る。
〔実施例）
第２図に示す電子回路は、第１図に示す第１発明の可変
しきい値回路の実施例である。
しきい値回路の実施例である。
すなわち、入力内積回路８並びにしきい領内積回路１は
ともに電源ＶＤＤ側に１つの充電トランジスタＣＭＯＳ
トランジスタ）７，８が設けられるとともに、接地側に
ｎ個又はｍ個の放電トランジスタ（ＭＯＳトランジスタ
） ９ 、９−．１０，１０．−＝が並列に配設されて
いる。この放電トランジスタ９゜９、・・・１０ 、１
０ 、・・・からなる夫々の並列回路は前記充電トラン
ジスタ７．８に夫々直列接続されその各接続点から出力
線５．６が取り出されている。
ともに電源ＶＤＤ側に１つの充電トランジスタＣＭＯＳ
トランジスタ）７，８が設けられるとともに、接地側に
ｎ個又はｍ個の放電トランジスタ（ＭＯＳトランジスタ
） ９ 、９−．１０，１０．−＝が並列に配設されて
いる。この放電トランジスタ９゜９、・・・１０ 、１
０ 、・・・からなる夫々の並列回路は前記充電トラン
ジスタ７．８に夫々直列接続されその各接続点から出力
線５．６が取り出されている。
この各内積回路１．８の内積演算の原理を＠２図の入力
内積回路８を例にとって説明する。２値系列化情報Ｘが
各放電トランジスタ９，９，９．・・・のゲート９Ｇ
、 ９Ｇ 、・・・に与えられた場合、論理１のＸｉ即
ち高い電位が与えられた放電トランジスタ９はソース・
ドレイン間が導通状態となり、またゲート９Ｇに論理０
のＸｉ即ち低い電位が与えられた放電トランジスタ９は
しゃ断状態となる。重み情報３の各要素を放電トランジ
スタ９，９，９．・・・間のコンダクタンスの相対比と
してとられると、出力線５と接地間のコンダクタンスは
、２値系列化情報Ｘの要素の中に論理１．即ち導通状態
とするものが幾つ存在し、どの人力端子に位置するかに
よって変化する。β０を放電トランジスタ９の標準コン
タクタンスとし、各放電トランジスタ９，９゜・・・の
コンダクタンスをａｉβ０で表現すると、出力線５と接
地間のコンダクタンスβｄは、 で表わされる。定常状態における出力線電位ｖｘは。
内積回路８を例にとって説明する。２値系列化情報Ｘが
各放電トランジスタ９，９，９．・・・のゲート９Ｇ
、 ９Ｇ 、・・・に与えられた場合、論理１のＸｉ即
ち高い電位が与えられた放電トランジスタ９はソース・
ドレイン間が導通状態となり、またゲート９Ｇに論理０
のＸｉ即ち低い電位が与えられた放電トランジスタ９は
しゃ断状態となる。重み情報３の各要素を放電トランジ
スタ９，９，９．・・・間のコンダクタンスの相対比と
してとられると、出力線５と接地間のコンダクタンスは
、２値系列化情報Ｘの要素の中に論理１．即ち導通状態
とするものが幾つ存在し、どの人力端子に位置するかに
よって変化する。β０を放電トランジスタ９の標準コン
タクタンスとし、各放電トランジスタ９，９゜・・・の
コンダクタンスをａｉβ０で表現すると、出力線５と接
地間のコンダクタンスβｄは、 で表わされる。定常状態における出力線電位ｖｘは。
電源Ｖｄｄと出力線５との間のコンダクタンス、即ち充
電トランジスタのコンダクタンスβＵと、出力線５及び
接地間のコンダクタンスβｄの比の関数トなる。
電トランジスタのコンダクタンスβＵと、出力線５及び
接地間のコンダクタンスβｄの比の関数トなる。
このようにして出力電位ｖｘは内積Ｘ−２に対応するこ
とになる。
とになる。
同様の原理で第２図のしきい領内積回路１の内積ｔ−ｈ
が出力線６の電位ＶＹとして出方される。
が出力線６の電位ＶＹとして出方される。
前記比較回路４は、前記入力内積回路８の出力Ｖｘと前
記しきい領内積回路１の出力ｖＹを入力するが、第２図
に示された実施例ではクリア回路を付加した同期型ＲＳ
フリップフロップから構成される。
記しきい領内積回路１の出力ｖＹを入力するが、第２図
に示された実施例ではクリア回路を付加した同期型ＲＳ
フリップフロップから構成される。
即ちトランジスタ４１ 、４２ 、４８ 、４４は差動
増幅及び記憶回路を形成する。又、Ｊ２１１端子にゲー
トが接続されたトランジスタ４５ 、４６は論理出力Ｆ
、Ｆをクリアするためのものである。／２端子にゲート
が接続されたトランジスタ４７ 、４８は出力ＶＸ、Ｖ
Ｙを差動増幅回路に読み込むためのものである。／、端
子を論理１とするとトランジスタ４５ 、４６が導通し
、論理出力端子Ｆ、Ｆがともに論理０になり、演算結果
がクリアされる。次に０１端子を論理０とした後連続し
てグ２端子を論理１とするとトランジスタ４７ 、４８
が導通し、前記出力ＶＸ、ＶＹが比較回路４へ入力され
、その大小関係が判断される。ＶｘがｖＹと等しいかあ
るいはより大きい場合には出力Ｆとして論理１が出力さ
れ、出力Ｆとして論理０が出力される。またＶｘがｖＹ
より小さい場合には出力Ｆとして論理Ｏが出力され、出
力Ｆとして論理１が出力される。
増幅及び記憶回路を形成する。又、Ｊ２１１端子にゲー
トが接続されたトランジスタ４５ 、４６は論理出力Ｆ
、Ｆをクリアするためのものである。／２端子にゲート
が接続されたトランジスタ４７ 、４８は出力ＶＸ、Ｖ
Ｙを差動増幅回路に読み込むためのものである。／、端
子を論理１とするとトランジスタ４５ 、４６が導通し
、論理出力端子Ｆ、Ｆがともに論理０になり、演算結果
がクリアされる。次に０１端子を論理０とした後連続し
てグ２端子を論理１とするとトランジスタ４７ 、４８
が導通し、前記出力ＶＸ、ＶＹが比較回路４へ入力され
、その大小関係が判断される。ＶｘがｖＹと等しいかあ
るいはより大きい場合には出力Ｆとして論理１が出力さ
れ、出力Ｆとして論理０が出力される。またＶｘがｖＹ
より小さい場合には出力Ｆとして論理Ｏが出力され、出
力Ｆとして論理１が出力される。
第２図に示す電子回路は、２電源ＶＤＤ 、 ｖｃｃ
方式の線型負荷型ＭＯ５回路である。入力内積回路８と
しきい領内積回路１をＥ／Ｄ ＭＯＳ ＬＳＩ又はＣＭ
Ｏ３ＬＳＩに組み込む場合には、充電トランジスタ７゜
８を抵抗に置き換えれば全く同様の回路動作が得られる
。また比較回路４は一般的なセンス・アンプ回路を用い
れば良いため全てのＭＯＳ回路への対応が可能である。
方式の線型負荷型ＭＯ５回路である。入力内積回路８と
しきい領内積回路１をＥ／Ｄ ＭＯＳ ＬＳＩ又はＣＭ
Ｏ３ＬＳＩに組み込む場合には、充電トランジスタ７゜
８を抵抗に置き換えれば全く同様の回路動作が得られる
。また比較回路４は一般的なセンス・アンプ回路を用い
れば良いため全てのＭＯＳ回路への対応が可能である。
なお、第２図に示す実施例の本発明の可変しきい値回路
に要するトランジスタの数Ｎは、入力情報の端子数をｎ
、しきい値入力の端子数をｍとすると、 Ｎ ＝ ｎ ＋ｍ＋ １２ − （５
１であられされる。
に要するトランジスタの数Ｎは、入力情報の端子数をｎ
、しきい値入力の端子数をｍとすると、 Ｎ ＝ ｎ ＋ｍ＋ １２ − （５
１であられされる。
これに対して、プール論理素子を構成するためにはＰ又
はＮＭＯＳ回路を用いると入力端子数＋１個のトランジ
スタが必要であり、ＣＭＯＳ回路を用いると入力端子数
の２倍の数のトランジスタを必要とするから、本発明に
かかる可変しきい値回路を用いることにより実現可能な
種々のプール演算を上記プール論理素子で構成するとす
ると、入力１ビット当り約１００個のトランジスタを必
要とし。
はＮＭＯＳ回路を用いると入力端子数＋１個のトランジ
スタが必要であり、ＣＭＯＳ回路を用いると入力端子数
の２倍の数のトランジスタを必要とするから、本発明に
かかる可変しきい値回路を用いることにより実現可能な
種々のプール演算を上記プール論理素子で構成するとす
ると、入力１ビット当り約１００個のトランジスタを必
要とし。
実用的なビット幅で回路を構成するためには数１０００
個のトランジスタを要する。
個のトランジスタを要する。
従って第１又は第２の本発明に係る可変しきい値回路に
必要なトランジスタの個数はプール論理素子を用いた場
合のトランジスタの数に比べて極めて少なくてすむこと
がわかる。
必要なトランジスタの個数はプール論理素子を用いた場
合のトランジスタの数に比べて極めて少なくてすむこと
がわかる。
本発明に係る可変しきい値回路を簡単に表示するため、
第３図に示すように記号表現する。第３図（ωは具体的
な記号表示で、各入力端子に対応する重み関数の要素を
表示したものである。第３図（ｂ）は抽象的に表示した
もので１重み関数の記号のみを表示し、その要素は表示
しない。両方の記号の直方形又は円の内側を図のように
２つの領域に区切り、出力Ｆは入力情報に、出力Ｆはし
きい値入力に対応する領域から引出すようにそれぞれの
端子を表示する。
第３図に示すように記号表現する。第３図（ωは具体的
な記号表示で、各入力端子に対応する重み関数の要素を
表示したものである。第３図（ｂ）は抽象的に表示した
もので１重み関数の記号のみを表示し、その要素は表示
しない。両方の記号の直方形又は円の内側を図のように
２つの領域に区切り、出力Ｆは入力情報に、出力Ｆはし
きい値入力に対応する領域から引出すようにそれぞれの
端子を表示する。
次に第４図に示す回路は、入力情報の重み情報ａを実質
上変更可能とした第２発明の実施例である。
上変更可能とした第２発明の実施例である。
即ち、その原理は入力情報Ｘ ＝ ＣＸｉ ｒ Ｘｊ
ｔ・・・。
ｔ・・・。
Ｘｉ 、・・・、Ｘｎ）を変換行列Ａｍｎに作用して新
しい２値系列ｉＥ ＝（Ｚｉ ＋ Ｚ２ ＋ ”’ ｒ
ｚｊＩ −＋ Ｚｍ）に変換することを利用すること
である。これは と表現できる。
しい２値系列ｉＥ ＝（Ｚｉ ＋ Ｚ２ ＋ ”’ ｒ
ｚｊＩ −＋ Ｚｍ）に変換することを利用すること
である。これは と表現できる。
この変換行列要素Ａｉｊは、第４図においては論理１又
は論理０をとる１ビツトの記憶回路に相当し、○印の部
分に対応する。この記憶回路は、ＸｊとＺｉの接続を制
御している。すなわちＡｉｊ＝１の場合ニア：ｉ ＝Ｘ
ｊ トナリ、Ａｉｊ＝Ｑｆ７）場合１’Ｊ、 Ｚ ｉと
Ｘｊｌ、を無関係である。ｊが２値系列であるため、行
列Ａｍｎの１つの列上に論理ｌが複数存在することは許
さ町、るが、１つの行には論理１が複数存在することが
許されない。従って論理１を多くもつ列に入力するＸｊ
はそれだけ重みが大きく、少ない列の場合にはそれだけ
重みが小さい。言い換えれば。
は論理０をとる１ビツトの記憶回路に相当し、○印の部
分に対応する。この記憶回路は、ＸｊとＺｉの接続を制
御している。すなわちＡｉｊ＝１の場合ニア：ｉ ＝Ｘ
ｊ トナリ、Ａｉｊ＝Ｑｆ７）場合１’Ｊ、 Ｚ ｉと
Ｘｊｌ、を無関係である。ｊが２値系列であるため、行
列Ａｍｎの１つの列上に論理ｌが複数存在することは許
さ町、るが、１つの行には論理１が複数存在することが
許されない。従って論理１を多くもつ列に入力するＸｊ
はそれだけ重みが大きく、少ない列の場合にはそれだけ
重みが小さい。言い換えれば。
入力情報ｙの要素Ｘｊに対する重みは第１列のＡｉｊ。
Ａ２ｊ 、・・・、Ａｍｊの中にいくつ論理１が存在す
るかで決まる。このようにして変換された２値系列値で
と前述のような重み情報ａと内積が入力内積回路８にお
いて演算されるから、総合的にみると記憶回路アレイ２
の論理０，１状態を変更することによって、あたかも入
力情報Ｘに対する重み情報が変更されたことになる。
るかで決まる。このようにして変換された２値系列値で
と前述のような重み情報ａと内積が入力内積回路８にお
いて演算されるから、総合的にみると記憶回路アレイ２
の論理０，１状態を変更することによって、あたかも入
力情報Ｘに対する重み情報が変更されたことになる。
第５図は前記変換行列Ａｉｊの具体的回路であるが、Ａ
ｉｊが論理１であると、Ｘｊとして論理１が入力された
場合、トランジスタ２１ 、２２が導通し８点の電位が
０となりインバータ２８の働きによりその逆の論理１が
Ｚｉとして出力される。即ちＺｉ ＝Ｘｉとなる。
ｉｊが論理１であると、Ｘｊとして論理１が入力された
場合、トランジスタ２１ 、２２が導通し８点の電位が
０となりインバータ２８の働きによりその逆の論理１が
Ｚｉとして出力される。即ちＺｉ ＝Ｘｉとなる。
第２図、第５図に示すように、論理ＬＳＩ、 ＶＬＳＩ
技術の主流であるＭＯ５回路によって構成された実姫例
は、 ＮＭＯＳ、ＣＭＯ３等すべてのＭＯＳ回路方式に
適応できるという効果を有する。
技術の主流であるＭＯ５回路によって構成された実姫例
は、 ＮＭＯＳ、ＣＭＯ３等すべてのＭＯＳ回路方式に
適応できるという効果を有する。
第１発明に係る可変しきい値回路は、しきい値を可変の
２値系列として与えているので１種々のプール演算を柔
軟に実現できるという優れた効果を有する。又、第２発
明として、更に入力情報に対する重み情報の変更をも可
能としたので、更により多種類のプール演算を柔軟に実
現できる長所がある。このように、第１及び第２発明は
ともに、一種類の回路で多種類のプール演算が可能であ
るので、結果的に従来技術に比較してより少数のトラン
ジスタからなる回路によって神経細胞と同程度の論理機
能を実現できる。従って本発明はパターン認識や推論機
械等の人工知能の諸分野への応用に適している。
２値系列として与えているので１種々のプール演算を柔
軟に実現できるという優れた効果を有する。又、第２発
明として、更に入力情報に対する重み情報の変更をも可
能としたので、更により多種類のプール演算を柔軟に実
現できる長所がある。このように、第１及び第２発明は
ともに、一種類の回路で多種類のプール演算が可能であ
るので、結果的に従来技術に比較してより少数のトラン
ジスタからなる回路によって神経細胞と同程度の論理機
能を実現できる。従って本発明はパターン認識や推論機
械等の人工知能の諸分野への応用に適している。
図面はいずれも本発明に係る可変しきい値回路の実施例
を説明するためのものであって、第１図は本発明可変し
きい値回路のブロック図、第２図は同可変しきい値回路
の電子回路図、第３図（ａ）。 （ｂ）は夫々同可変しきい値回路が記号化された略示図
、第４図は別の本発明しきい値回路の回路図。 第５図は本発明しきい回路の記憶回路を中心とする電子
回路図、第６図は従来のしきい値論理回路のブロック図
である。 １・・・しきい領内積回路、２・・・記憶回路アレイ。
を説明するためのものであって、第１図は本発明可変し
きい値回路のブロック図、第２図は同可変しきい値回路
の電子回路図、第３図（ａ）。 （ｂ）は夫々同可変しきい値回路が記号化された略示図
、第４図は別の本発明しきい値回路の回路図。 第５図は本発明しきい回路の記憶回路を中心とする電子
回路図、第６図は従来のしきい値論理回路のブロック図
である。 １・・・しきい領内積回路、２・・・記憶回路アレイ。
Claims (4)
- （１）２値系列化された情報が入力され、それらの情報
とそれらの情報に対応する重み情報との内積を演算する
入力内積回路と、２値系列化された可変のしきい値が入
力され、それらの値とそれらの値に対応する重み情報と
の内積を演算するしきい値内積回路と、前記入力内積回
路及びしきい値内積回路から夫々の内積値を入力し、２
つの内積値の大小を比較し、その結果を論理１又は０と
して出力する比較回路とを備えたことを特徴とする可変
しきい値回路。 - （２）前記入力内積回路、しきい値内積回路及び比較回
路はＭＯＳ型トランジスタを用いたものであることを特
徴とする特許請求の範囲第１項の可変しきい値回路。 - （３）２値系列化された情報を入力し、それを前記情報
とは別の変更可能な重み情報を含んだ２値系列化された
情報に変換する記憶回路アレイと、その記憶回路アレイ
の２値系列値出力が入力されそれらの値とそれらの値に
対応する重み情報との内積を演算する入力内積回路と、
２値系列化された可変のしきい値が入力され、それらの
値とそれらの値に対応する重み情報との内積を演算する
しきい値内積回路と、前記入力内積回路及びしきい値内
積回路から夫々の内積値を入力し２つの内積値の大小を
比較しその結果を論理１又は０として出力する比較回路
とを備えたことを特徴とする可変しきい値回路。 - （４）前記記憶回路アレイ、入力内積回路、しきい値内
積回路及び比較回路はＭＯＳ型トランジスタを用いたも
のであることを特徴とする特許請求の範囲第３項記載の
可変しきい値回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17013284A JPS6148229A (ja) | 1984-08-15 | 1984-08-15 | 可変しきい値回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17013284A JPS6148229A (ja) | 1984-08-15 | 1984-08-15 | 可変しきい値回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148229A true JPS6148229A (ja) | 1986-03-08 |
| JPH023330B2 JPH023330B2 (ja) | 1990-01-23 |
Family
ID=15899246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17013284A Granted JPS6148229A (ja) | 1984-08-15 | 1984-08-15 | 可変しきい値回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148229A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996042048A1 (de) * | 1995-06-09 | 1996-12-27 | Siemens Aktiengesellschaft | Schaltungsanordnung zur realisierung von durch schwellenwertgleichungen darstellbaren logikelementen |
-
1984
- 1984-08-15 JP JP17013284A patent/JPS6148229A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996042048A1 (de) * | 1995-06-09 | 1996-12-27 | Siemens Aktiengesellschaft | Schaltungsanordnung zur realisierung von durch schwellenwertgleichungen darstellbaren logikelementen |
| KR19990022763A (ko) * | 1995-06-09 | 1999-03-25 | 디어터 크리스트, 베르너 뵈켈 | 한계치 방정식으로 표시될 수 있는 논리 소자를 만들기 위한 회로 |
| US5991789A (en) * | 1995-06-09 | 1999-11-23 | Siemens Aktiengesellschaft | Circuit arrangement for realizing logic elements that can be represented by threshold value equations |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023330B2 (ja) | 1990-01-23 |
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