JPS6148229A - 可変しきい値回路 - Google Patents
可変しきい値回路Info
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- JPS6148229A JPS6148229A JP17013284A JP17013284A JPS6148229A JP S6148229 A JPS6148229 A JP S6148229A JP 17013284 A JP17013284 A JP 17013284A JP 17013284 A JP17013284 A JP 17013284A JP S6148229 A JPS6148229 A JP S6148229A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/0813—Threshold logic
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- Engineering & Computer Science (AREA)
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- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はしきい値論理関数を実現する回路に関する。
しきい値論理関数とは、2値系列化された情報と重み情
報の内積を求め、その値がしきい値以上であれば論理1
.そうでなければ論理0であるとする関数である。この
しきい値論理関数は、その重み情報としきい値を適当に
選定すれば与えられた入力に対するプール演算の全ての
組合せを実現できるものである。ところで従来しきい値
論理関数は電流駆動型内積回路を用いた電子回路によっ
て実現化されている。例えば「しきい論理」(昭和51
年、産業図書、著者室賀三部 他2名)の11ページに
示されている。
報の内積を求め、その値がしきい値以上であれば論理1
.そうでなければ論理0であるとする関数である。この
しきい値論理関数は、その重み情報としきい値を適当に
選定すれば与えられた入力に対するプール演算の全ての
組合せを実現できるものである。ところで従来しきい値
論理関数は電流駆動型内積回路を用いた電子回路によっ
て実現化されている。例えば「しきい論理」(昭和51
年、産業図書、著者室賀三部 他2名)の11ページに
示されている。
第6図はその略示ブロック図であって、2値系列化され
た情報X11X21X31・・・は入力内積回路61に
入力され、その入力内積回路61は入力情報X+ 。
た情報X11X21X31・・・は入力内積回路61に
入力され、その入力内積回路61は入力情報X+ 。
X2 HX3+・・・と、それらに対応する重み情報a
+、a2゜a3.・・・との内積を演算する。その演算
結果は比較回路62に入力され、その比較回路62はそ
の演算結果と一定のしきい値とを比較し、その大小によ
って論理1又は0を出力する。ところでその重み情報a
l、 a2. a3.・・・としきい値は固定定数化さ
れている。そのため一種類のしきい値と重み情報を用い
たしきい値論理関数回路によっては一種類のプール演算
しか実現し得ない。ここにプール演算とは単数もしくは
複数のプール関数からなるものとする。
+、a2゜a3.・・・との内積を演算する。その演算
結果は比較回路62に入力され、その比較回路62はそ
の演算結果と一定のしきい値とを比較し、その大小によ
って論理1又は0を出力する。ところでその重み情報a
l、 a2. a3.・・・としきい値は固定定数化さ
れている。そのため一種類のしきい値と重み情報を用い
たしきい値論理関数回路によっては一種類のプール演算
しか実現し得ない。ここにプール演算とは単数もしくは
複数のプール関数からなるものとする。
し発明が解決しようとする問題点〕
このように、従来のしきい値論理関数の電子回路におい
ては、一種類のしきい値論理関数の回路によっては一種
類のプール演算しか実現しえない ・から、多種類のプ
ール演算を実現するには各演算毎の多種類のしきい値論
理関数の回路を用意しなくてはならず情報処理において
柔軟性に欠ける欠点があった。
ては、一種類のしきい値論理関数の回路によっては一種
類のプール演算しか実現しえない ・から、多種類のプ
ール演算を実現するには各演算毎の多種類のしきい値論
理関数の回路を用意しなくてはならず情報処理において
柔軟性に欠ける欠点があった。
第1発明では従来のしきい値論理関数回路の上記のよう
な情報処理における柔軟性のなさを解決するために、固
定されたしきい値を可変な2値系列化とし、第2発明に
おいては、更に2値系列化された入力情報Xi、X2.
X3.・・・の重み情報al。
な情報処理における柔軟性のなさを解決するために、固
定されたしきい値を可変な2値系列化とし、第2発明に
おいては、更に2値系列化された入力情報Xi、X2.
X3.・・・の重み情報al。
a2.a3.・・・をも任意に変更しうろこととしたと
ころに特色がある。
ころに特色がある。
尚、それらの本発明の可変しきい値回路に利用される可
変しきい値論理関数は、2値系列化された情報を1 =
(XI + X2 + =・、xi 、−、Xn) 、
2値系列化されたしきい値をf ” (Y+ T Y
2 +・・・、Yj。
変しきい値論理関数は、2値系列化された情報を1 =
(XI + X2 + =・、xi 、−、Xn) 、
2値系列化されたしきい値をf ” (Y+ T Y
2 +・・・、Yj。
Ym)として、それぞれに対応する重み情報(関数)を
a =(al + a2 + ・・’ + ai +
”’ + an )及び&=(bl。
a =(al + a2 + ・・’ + ai +
”’ + an )及び&=(bl。
bl、・・・、 bj 、・・・、bm)とすると、次
式で表示されるO 意味する。Xi及びYjは論理値であり+aj及びbj
は実数である。X−a、t・bはそれぞれ、X’l=
X X4 ai ”’+211=
1 J’ である。
式で表示されるO 意味する。Xi及びYjは論理値であり+aj及びbj
は実数である。X−a、t・bはそれぞれ、X’l=
X X4 ai ”’+211=
1 J’ である。
第1式で定義した可変しきい値論理演算を実行する回路
は第1,4図に示すように、入力内積回路8としきい領
内積回路1と比較回路4とを備えている。J、 、 p
52は比較操作のタイミングを制御するためのものであ
る。Fは可変しきい値論理関数の補間数を示す。
は第1,4図に示すように、入力内積回路8としきい領
内積回路1と比較回路4とを備えている。J、 、 p
52は比較操作のタイミングを制御するためのものであ
る。Fは可変しきい値論理関数の補間数を示す。
し作用〕
第1発明に係る可変しきい値回路は、第1図に示すよう
に、入力内積回路8が2値系列化された情報XI、X2
1X31・・・を入力し、それらとそれらに対応する重
み軍報al 、 a2. a3 、・・・との内積を演
算し比較回路4へ入力する。他方、しきい領内積回路1
が2値系列化された可変のしきい値YIIY21Y3.
・・・を入力し、それらとそれらに対応する重み情報b
+、 b2+ b3+・・・との内積を演算し比較回路
4へ入力する。比較回路4は、それらの内積結果の大小
を比較しその結果を論理1又は0として出力する。更に
第2発明として、第4図に示すように記憶回路アレイ2
を入力内積回路3の入力側に設けたときは、入力情報X
1.x2.Xs、・・・はその記憶回路アレイ2の作用
により重み情報を含んだ2値系列値Z+ 、 Z2 +
Z3+・・・に変換される。この2値系列値Zl 1
z2+ Z3 *・・・は入力内積回路8へ入力され
る。従ってこの記憶回路アレイ2の状態を適宜変更する
ことによって入力内積回路3の重み情報a+。
に、入力内積回路8が2値系列化された情報XI、X2
1X31・・・を入力し、それらとそれらに対応する重
み軍報al 、 a2. a3 、・・・との内積を演
算し比較回路4へ入力する。他方、しきい領内積回路1
が2値系列化された可変のしきい値YIIY21Y3.
・・・を入力し、それらとそれらに対応する重み情報b
+、 b2+ b3+・・・との内積を演算し比較回路
4へ入力する。比較回路4は、それらの内積結果の大小
を比較しその結果を論理1又は0として出力する。更に
第2発明として、第4図に示すように記憶回路アレイ2
を入力内積回路3の入力側に設けたときは、入力情報X
1.x2.Xs、・・・はその記憶回路アレイ2の作用
により重み情報を含んだ2値系列値Z+ 、 Z2 +
Z3+・・・に変換される。この2値系列値Zl 1
z2+ Z3 *・・・は入力内積回路8へ入力され
る。従ってこの記憶回路アレイ2の状態を適宜変更する
ことによって入力内積回路3の重み情報a+。
a2.a3.・・・が突貫上等価的に変更されたことに
なるO 以上述べたように、2値系列しきい値が変更可能であり
、また入力情報XI、 X2. Xs、 ・・・に対応
する情報も実質的に変更可能であるので、@l、4図に
示される発明に係る可変しきい値回路は種々のプール演
算を実現することが出来る。
なるO 以上述べたように、2値系列しきい値が変更可能であり
、また入力情報XI、 X2. Xs、 ・・・に対応
する情報も実質的に変更可能であるので、@l、4図に
示される発明に係る可変しきい値回路は種々のプール演
算を実現することが出来る。
〔実施例)
第2図に示す電子回路は、第1図に示す第1発明の可変
しきい値回路の実施例である。
しきい値回路の実施例である。
すなわち、入力内積回路8並びにしきい領内積回路1は
ともに電源VDD側に1つの充電トランジスタCMOS
トランジスタ)7,8が設けられるとともに、接地側に
n個又はm個の放電トランジスタ(MOSトランジスタ
) 9 、9−.10,10.−=が並列に配設されて
いる。この放電トランジスタ9゜9、・・・10 、1
0 、・・・からなる夫々の並列回路は前記充電トラン
ジスタ7.8に夫々直列接続されその各接続点から出力
線5.6が取り出されている。
ともに電源VDD側に1つの充電トランジスタCMOS
トランジスタ)7,8が設けられるとともに、接地側に
n個又はm個の放電トランジスタ(MOSトランジスタ
) 9 、9−.10,10.−=が並列に配設されて
いる。この放電トランジスタ9゜9、・・・10 、1
0 、・・・からなる夫々の並列回路は前記充電トラン
ジスタ7.8に夫々直列接続されその各接続点から出力
線5.6が取り出されている。
この各内積回路1.8の内積演算の原理を@2図の入力
内積回路8を例にとって説明する。2値系列化情報Xが
各放電トランジスタ9,9,9.・・・のゲート9G
、 9G 、・・・に与えられた場合、論理1のXi即
ち高い電位が与えられた放電トランジスタ9はソース・
ドレイン間が導通状態となり、またゲート9Gに論理0
のXi即ち低い電位が与えられた放電トランジスタ9は
しゃ断状態となる。重み情報3の各要素を放電トランジ
スタ9,9,9.・・・間のコンダクタンスの相対比と
してとられると、出力線5と接地間のコンダクタンスは
、2値系列化情報Xの要素の中に論理1.即ち導通状態
とするものが幾つ存在し、どの人力端子に位置するかに
よって変化する。β0を放電トランジスタ9の標準コン
タクタンスとし、各放電トランジスタ9,9゜・・・の
コンダクタンスをaiβ0で表現すると、出力線5と接
地間のコンダクタンスβdは、 で表わされる。定常状態における出力線電位vxは。
内積回路8を例にとって説明する。2値系列化情報Xが
各放電トランジスタ9,9,9.・・・のゲート9G
、 9G 、・・・に与えられた場合、論理1のXi即
ち高い電位が与えられた放電トランジスタ9はソース・
ドレイン間が導通状態となり、またゲート9Gに論理0
のXi即ち低い電位が与えられた放電トランジスタ9は
しゃ断状態となる。重み情報3の各要素を放電トランジ
スタ9,9,9.・・・間のコンダクタンスの相対比と
してとられると、出力線5と接地間のコンダクタンスは
、2値系列化情報Xの要素の中に論理1.即ち導通状態
とするものが幾つ存在し、どの人力端子に位置するかに
よって変化する。β0を放電トランジスタ9の標準コン
タクタンスとし、各放電トランジスタ9,9゜・・・の
コンダクタンスをaiβ0で表現すると、出力線5と接
地間のコンダクタンスβdは、 で表わされる。定常状態における出力線電位vxは。
電源Vddと出力線5との間のコンダクタンス、即ち充
電トランジスタのコンダクタンスβUと、出力線5及び
接地間のコンダクタンスβdの比の関数トなる。
電トランジスタのコンダクタンスβUと、出力線5及び
接地間のコンダクタンスβdの比の関数トなる。
このようにして出力電位vxは内積X−2に対応するこ
とになる。
とになる。
同様の原理で第2図のしきい領内積回路1の内積t−h
が出力線6の電位VYとして出方される。
が出力線6の電位VYとして出方される。
前記比較回路4は、前記入力内積回路8の出力Vxと前
記しきい領内積回路1の出力vYを入力するが、第2図
に示された実施例ではクリア回路を付加した同期型RS
フリップフロップから構成される。
記しきい領内積回路1の出力vYを入力するが、第2図
に示された実施例ではクリア回路を付加した同期型RS
フリップフロップから構成される。
即ちトランジスタ41 、42 、48 、44は差動
増幅及び記憶回路を形成する。又、J211端子にゲー
トが接続されたトランジスタ45 、46は論理出力F
、Fをクリアするためのものである。/2端子にゲート
が接続されたトランジスタ47 、48は出力VX、V
Yを差動増幅回路に読み込むためのものである。/、端
子を論理1とするとトランジスタ45 、46が導通し
、論理出力端子F、Fがともに論理0になり、演算結果
がクリアされる。次に01端子を論理0とした後連続し
てグ2端子を論理1とするとトランジスタ47 、48
が導通し、前記出力VX、VYが比較回路4へ入力され
、その大小関係が判断される。VxがvYと等しいかあ
るいはより大きい場合には出力Fとして論理1が出力さ
れ、出力Fとして論理0が出力される。またVxがvY
より小さい場合には出力Fとして論理Oが出力され、出
力Fとして論理1が出力される。
増幅及び記憶回路を形成する。又、J211端子にゲー
トが接続されたトランジスタ45 、46は論理出力F
、Fをクリアするためのものである。/2端子にゲート
が接続されたトランジスタ47 、48は出力VX、V
Yを差動増幅回路に読み込むためのものである。/、端
子を論理1とするとトランジスタ45 、46が導通し
、論理出力端子F、Fがともに論理0になり、演算結果
がクリアされる。次に01端子を論理0とした後連続し
てグ2端子を論理1とするとトランジスタ47 、48
が導通し、前記出力VX、VYが比較回路4へ入力され
、その大小関係が判断される。VxがvYと等しいかあ
るいはより大きい場合には出力Fとして論理1が出力さ
れ、出力Fとして論理0が出力される。またVxがvY
より小さい場合には出力Fとして論理Oが出力され、出
力Fとして論理1が出力される。
第2図に示す電子回路は、2電源VDD 、 vcc
方式の線型負荷型MO5回路である。入力内積回路8と
しきい領内積回路1をE/D MOS LSI又はCM
O3LSIに組み込む場合には、充電トランジスタ7゜
8を抵抗に置き換えれば全く同様の回路動作が得られる
。また比較回路4は一般的なセンス・アンプ回路を用い
れば良いため全てのMOS回路への対応が可能である。
方式の線型負荷型MO5回路である。入力内積回路8と
しきい領内積回路1をE/D MOS LSI又はCM
O3LSIに組み込む場合には、充電トランジスタ7゜
8を抵抗に置き換えれば全く同様の回路動作が得られる
。また比較回路4は一般的なセンス・アンプ回路を用い
れば良いため全てのMOS回路への対応が可能である。
なお、第2図に示す実施例の本発明の可変しきい値回路
に要するトランジスタの数Nは、入力情報の端子数をn
、しきい値入力の端子数をmとすると、 N = n +m+ 12 − (5
1であられされる。
に要するトランジスタの数Nは、入力情報の端子数をn
、しきい値入力の端子数をmとすると、 N = n +m+ 12 − (5
1であられされる。
これに対して、プール論理素子を構成するためにはP又
はNMOS回路を用いると入力端子数+1個のトランジ
スタが必要であり、CMOS回路を用いると入力端子数
の2倍の数のトランジスタを必要とするから、本発明に
かかる可変しきい値回路を用いることにより実現可能な
種々のプール演算を上記プール論理素子で構成するとす
ると、入力1ビット当り約100個のトランジスタを必
要とし。
はNMOS回路を用いると入力端子数+1個のトランジ
スタが必要であり、CMOS回路を用いると入力端子数
の2倍の数のトランジスタを必要とするから、本発明に
かかる可変しきい値回路を用いることにより実現可能な
種々のプール演算を上記プール論理素子で構成するとす
ると、入力1ビット当り約100個のトランジスタを必
要とし。
実用的なビット幅で回路を構成するためには数1000
個のトランジスタを要する。
個のトランジスタを要する。
従って第1又は第2の本発明に係る可変しきい値回路に
必要なトランジスタの個数はプール論理素子を用いた場
合のトランジスタの数に比べて極めて少なくてすむこと
がわかる。
必要なトランジスタの個数はプール論理素子を用いた場
合のトランジスタの数に比べて極めて少なくてすむこと
がわかる。
本発明に係る可変しきい値回路を簡単に表示するため、
第3図に示すように記号表現する。第3図(ωは具体的
な記号表示で、各入力端子に対応する重み関数の要素を
表示したものである。第3図(b)は抽象的に表示した
もので1重み関数の記号のみを表示し、その要素は表示
しない。両方の記号の直方形又は円の内側を図のように
2つの領域に区切り、出力Fは入力情報に、出力Fはし
きい値入力に対応する領域から引出すようにそれぞれの
端子を表示する。
第3図に示すように記号表現する。第3図(ωは具体的
な記号表示で、各入力端子に対応する重み関数の要素を
表示したものである。第3図(b)は抽象的に表示した
もので1重み関数の記号のみを表示し、その要素は表示
しない。両方の記号の直方形又は円の内側を図のように
2つの領域に区切り、出力Fは入力情報に、出力Fはし
きい値入力に対応する領域から引出すようにそれぞれの
端子を表示する。
次に第4図に示す回路は、入力情報の重み情報aを実質
上変更可能とした第2発明の実施例である。
上変更可能とした第2発明の実施例である。
即ち、その原理は入力情報X = CXi r Xj
t・・・。
t・・・。
Xi 、・・・、Xn)を変換行列Amnに作用して新
しい2値系列iE =(Zi + Z2 + ”’ r
zjI −+ Zm)に変換することを利用すること
である。これは と表現できる。
しい2値系列iE =(Zi + Z2 + ”’ r
zjI −+ Zm)に変換することを利用すること
である。これは と表現できる。
この変換行列要素Aijは、第4図においては論理1又
は論理0をとる1ビツトの記憶回路に相当し、○印の部
分に対応する。この記憶回路は、XjとZiの接続を制
御している。すなわちAij=1の場合ニア:i =X
j トナリ、Aij=Qf7)場合1’J、 Z iと
Xjl、を無関係である。jが2値系列であるため、行
列Amnの1つの列上に論理lが複数存在することは許
さ町、るが、1つの行には論理1が複数存在することが
許されない。従って論理1を多くもつ列に入力するXj
はそれだけ重みが大きく、少ない列の場合にはそれだけ
重みが小さい。言い換えれば。
は論理0をとる1ビツトの記憶回路に相当し、○印の部
分に対応する。この記憶回路は、XjとZiの接続を制
御している。すなわちAij=1の場合ニア:i =X
j トナリ、Aij=Qf7)場合1’J、 Z iと
Xjl、を無関係である。jが2値系列であるため、行
列Amnの1つの列上に論理lが複数存在することは許
さ町、るが、1つの行には論理1が複数存在することが
許されない。従って論理1を多くもつ列に入力するXj
はそれだけ重みが大きく、少ない列の場合にはそれだけ
重みが小さい。言い換えれば。
入力情報yの要素Xjに対する重みは第1列のAij。
A2j 、・・・、Amjの中にいくつ論理1が存在す
るかで決まる。このようにして変換された2値系列値で
と前述のような重み情報aと内積が入力内積回路8にお
いて演算されるから、総合的にみると記憶回路アレイ2
の論理0,1状態を変更することによって、あたかも入
力情報Xに対する重み情報が変更されたことになる。
るかで決まる。このようにして変換された2値系列値で
と前述のような重み情報aと内積が入力内積回路8にお
いて演算されるから、総合的にみると記憶回路アレイ2
の論理0,1状態を変更することによって、あたかも入
力情報Xに対する重み情報が変更されたことになる。
第5図は前記変換行列Aijの具体的回路であるが、A
ijが論理1であると、Xjとして論理1が入力された
場合、トランジスタ21 、22が導通し8点の電位が
0となりインバータ28の働きによりその逆の論理1が
Ziとして出力される。即ちZi =Xiとなる。
ijが論理1であると、Xjとして論理1が入力された
場合、トランジスタ21 、22が導通し8点の電位が
0となりインバータ28の働きによりその逆の論理1が
Ziとして出力される。即ちZi =Xiとなる。
第2図、第5図に示すように、論理LSI、 VLSI
技術の主流であるMO5回路によって構成された実姫例
は、 NMOS、CMO3等すべてのMOS回路方式に
適応できるという効果を有する。
技術の主流であるMO5回路によって構成された実姫例
は、 NMOS、CMO3等すべてのMOS回路方式に
適応できるという効果を有する。
第1発明に係る可変しきい値回路は、しきい値を可変の
2値系列として与えているので1種々のプール演算を柔
軟に実現できるという優れた効果を有する。又、第2発
明として、更に入力情報に対する重み情報の変更をも可
能としたので、更により多種類のプール演算を柔軟に実
現できる長所がある。このように、第1及び第2発明は
ともに、一種類の回路で多種類のプール演算が可能であ
るので、結果的に従来技術に比較してより少数のトラン
ジスタからなる回路によって神経細胞と同程度の論理機
能を実現できる。従って本発明はパターン認識や推論機
械等の人工知能の諸分野への応用に適している。
2値系列として与えているので1種々のプール演算を柔
軟に実現できるという優れた効果を有する。又、第2発
明として、更に入力情報に対する重み情報の変更をも可
能としたので、更により多種類のプール演算を柔軟に実
現できる長所がある。このように、第1及び第2発明は
ともに、一種類の回路で多種類のプール演算が可能であ
るので、結果的に従来技術に比較してより少数のトラン
ジスタからなる回路によって神経細胞と同程度の論理機
能を実現できる。従って本発明はパターン認識や推論機
械等の人工知能の諸分野への応用に適している。
図面はいずれも本発明に係る可変しきい値回路の実施例
を説明するためのものであって、第1図は本発明可変し
きい値回路のブロック図、第2図は同可変しきい値回路
の電子回路図、第3図(a)。 (b)は夫々同可変しきい値回路が記号化された略示図
、第4図は別の本発明しきい値回路の回路図。 第5図は本発明しきい回路の記憶回路を中心とする電子
回路図、第6図は従来のしきい値論理回路のブロック図
である。 1・・・しきい領内積回路、2・・・記憶回路アレイ。
を説明するためのものであって、第1図は本発明可変し
きい値回路のブロック図、第2図は同可変しきい値回路
の電子回路図、第3図(a)。 (b)は夫々同可変しきい値回路が記号化された略示図
、第4図は別の本発明しきい値回路の回路図。 第5図は本発明しきい回路の記憶回路を中心とする電子
回路図、第6図は従来のしきい値論理回路のブロック図
である。 1・・・しきい領内積回路、2・・・記憶回路アレイ。
Claims (4)
- (1)2値系列化された情報が入力され、それらの情報
とそれらの情報に対応する重み情報との内積を演算する
入力内積回路と、2値系列化された可変のしきい値が入
力され、それらの値とそれらの値に対応する重み情報と
の内積を演算するしきい値内積回路と、前記入力内積回
路及びしきい値内積回路から夫々の内積値を入力し、2
つの内積値の大小を比較し、その結果を論理1又は0と
して出力する比較回路とを備えたことを特徴とする可変
しきい値回路。 - (2)前記入力内積回路、しきい値内積回路及び比較回
路はMOS型トランジスタを用いたものであることを特
徴とする特許請求の範囲第1項の可変しきい値回路。 - (3)2値系列化された情報を入力し、それを前記情報
とは別の変更可能な重み情報を含んだ2値系列化された
情報に変換する記憶回路アレイと、その記憶回路アレイ
の2値系列値出力が入力されそれらの値とそれらの値に
対応する重み情報との内積を演算する入力内積回路と、
2値系列化された可変のしきい値が入力され、それらの
値とそれらの値に対応する重み情報との内積を演算する
しきい値内積回路と、前記入力内積回路及びしきい値内
積回路から夫々の内積値を入力し2つの内積値の大小を
比較しその結果を論理1又は0として出力する比較回路
とを備えたことを特徴とする可変しきい値回路。 - (4)前記記憶回路アレイ、入力内積回路、しきい値内
積回路及び比較回路はMOS型トランジスタを用いたも
のであることを特徴とする特許請求の範囲第3項記載の
可変しきい値回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17013284A JPS6148229A (ja) | 1984-08-15 | 1984-08-15 | 可変しきい値回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17013284A JPS6148229A (ja) | 1984-08-15 | 1984-08-15 | 可変しきい値回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6148229A true JPS6148229A (ja) | 1986-03-08 |
JPH023330B2 JPH023330B2 (ja) | 1990-01-23 |
Family
ID=15899246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17013284A Granted JPS6148229A (ja) | 1984-08-15 | 1984-08-15 | 可変しきい値回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6148229A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996042048A1 (de) * | 1995-06-09 | 1996-12-27 | Siemens Aktiengesellschaft | Schaltungsanordnung zur realisierung von durch schwellenwertgleichungen darstellbaren logikelementen |
-
1984
- 1984-08-15 JP JP17013284A patent/JPS6148229A/ja active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996042048A1 (de) * | 1995-06-09 | 1996-12-27 | Siemens Aktiengesellschaft | Schaltungsanordnung zur realisierung von durch schwellenwertgleichungen darstellbaren logikelementen |
KR19990022763A (ko) * | 1995-06-09 | 1999-03-25 | 디어터 크리스트, 베르너 뵈켈 | 한계치 방정식으로 표시될 수 있는 논리 소자를 만들기 위한 회로 |
US5991789A (en) * | 1995-06-09 | 1999-11-23 | Siemens Aktiengesellschaft | Circuit arrangement for realizing logic elements that can be represented by threshold value equations |
Also Published As
Publication number | Publication date |
---|---|
JPH023330B2 (ja) | 1990-01-23 |
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