JPS6145351A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPS6145351A JPS6145351A JP59166379A JP16637984A JPS6145351A JP S6145351 A JPS6145351 A JP S6145351A JP 59166379 A JP59166379 A JP 59166379A JP 16637984 A JP16637984 A JP 16637984A JP S6145351 A JPS6145351 A JP S6145351A
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、情報処理のためのプログラムが格納されるＲＯＭ
（リード・オンリー・メモリ）がＥＰＲＯＭにより構成
された１チフブのマイクロコンピュータに利用してを効
な技術に関するものである。Detailed Description of the Invention [Technical Field] The present invention relates to a semiconductor integrated circuit device, such as a ROM in which a program for information processing is stored.
The present invention relates to a technology that is effective for use in a one-chip microcomputer (read-only memory) constructed using EPROM.
１チツプのマイクロコンピュータにあっては、内蔵のＲ
ＯＭに書込まれたプログラムに従って所定の情報処理を
行うものである０本願発”Ａ右等にあっては、この発明
に先立って上記内蔵ＲＯＭとしてＥＰＲＯＭ （エレク
トリカリ・プログラマブル・リード・オンリー・メモリ
）を利用することを考えた。このようにＥＰＲＯＭを用
いることに１って、ユーザーが希望する情報処理機ｆ１
ｂを持った１チフプのマイクロコンピュータを逸早く提
供できるとともに量産性の向上を図ることができるもの
となる。すなわち、上記内蔵ＲＯＭとしてマスク型ＲＯ
Ｍを用いると、そのプログラム書き込みのための各種マ
スクの製造、及びその製造に時間を費やしてしまうから
である。In a 1-chip microcomputer, the built-in R
Prior to this invention, EPROM (Electrically Programmable Read Only Memory) was used as the built-in ROM to perform predetermined information processing according to a program written in the OM. ).The use of EPROM in this way means that the information processing device f1 desired by the user
This makes it possible to quickly provide a 1-chip microcomputer with 1.b and to improve mass productivity. In other words, mask type RO is used as the built-in ROM.
This is because, if M is used, time is consumed in manufacturing various masks for writing the program and in manufacturing the masks.
上記のようにＥＰＲＯＭを用いた場合、１チフプのマイ
クロコンピュータとしては、書き込み動作のための比較
的高い高電圧を供給する外部端子が必要になる０本願発
明者等は、上記書き込み動作は通常１回限りであり、高
電圧を供給する時は書き込み動作モードに他ならないこ
とがら、１つの外部端子から書き込み高電圧と、その動
作モード信号を多重化して供給することを考えた。When an EPROM is used as described above, a 1-chip microcomputer requires an external terminal to supply a relatively high voltage for the write operation. Since the high voltage is only used once and the high voltage is supplied only in the write operation mode, we considered multiplexing and supplying the write high voltage and its operation mode signal from one external terminal.
なお、ＥＰＲＯＭに関しては、例えば特開昭５４−１５
２９３３号がある。Regarding EPROM, for example, Japanese Patent Application Laid-open No. 54-15
There is No. 2933.
この発明の目的は、簡単な構成により外部端子の多機能
化を図った半導体集積回路装置を提供することにある。An object of the present invention is to provide a semiconductor integrated circuit device with a simple configuration and multifunctional external terminals.
この発明の前記ならびにその他の目的と新規な特徴は、
この明１１［１ｇの記述および添付図面から明らかにな
るであろう。The above and other objects and novel features of this invention include:
It will become clear from the description of this feature 11[1g and the attached drawings.
本願において開示される発明のうち代表的なものの概要
を而単に説明すれば、下記の通りである。A brief summary of typical inventions disclosed in this application is as follows.
すなわち、比較的高電圧又は比較的低電圧とが選択的に
供給される外部端子から電圧供給を受けて動作状態にさ
れ、その入力端子に内部論理回路、の比較的低い電源電
圧が定常的に供給されるインバータ回路を設けて、その
ロジックスレッロルド電圧の変化を利用して、上記外部
端子から供給された電圧の識別を行うようにするもので
ある。In other words, it is activated by receiving a voltage supply from an external terminal to which a relatively high voltage or a relatively low voltage is selectively supplied, and the relatively low power supply voltage of the internal logic circuit is constantly supplied to the input terminal. An inverter circuit is provided to identify the voltage supplied from the external terminal by utilizing a change in the logic threshold voltage.
第１図には、この発明が通用された１チフプマイクロコ
ンピユータの一実施例のブロック図が示されている。FIG. 1 shows a block diagram of an embodiment of a one-chip microcomputer to which the present invention is applied.
同図において、破線で囲まれた部分はＭａ回路ＬＳＩで
あり、ここに形成された各回路ブロックは、全体として
１チツプマイクロコンビエータを構成しており、公知の
半導体集積回路の製造技術によってシリコンのような１
個の半導体基板上において形成される。In the figure, the part surrounded by the broken line is the Ma circuit LSI, and each circuit block formed here constitutes a 1-chip micro combinator as a whole, and is manufactured using known semiconductor integrated circuit manufacturing technology. 1 like
formed on a single semiconductor substrate.
記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。The symbol CPU is a microprocessor, and its main constituent blocks are exemplarily shown as a representative.
Ａはアキュムレータ、Ｘはインデックスレジスタ、ＣＣ
はコンディションコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＨ，ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰ Ｕ：２７トローラ、ＡＬＵは算術論理
演算ユニ、トである。A is accumulator, X is index register, CC
is the condition code register, SP is the stack pointer, PCH and PCL are the program counters, and CPU-
C0NT is a CPU 27 controller, and ALU is an arithmetic and logic unit.
このようなマイクロプロセッサＣＰＵの構成は、例えば
、−オーム社から昭和５３年４月１０に発行されたｒマ
イクロコンピュータの基礎」矢田光治著によって公知で
あるので、その詳細な説明を省略する。The configuration of such a microprocessor CPU is well known, for example, in ``Fundamentals of Microcomputers'', written by Mitsuharu Yada, published by Ohmsha on April 10, 1978, and therefore a detailed explanation thereof will be omitted.
記号！１０で示されているのは、入出力ボートであり、
その内部にデータ伝送方向レジスタを含んでいる。また
、記号Ｉで示されているのは、入力専用ボートである。symbol! 10 is an input/output boat,
It contains a data transmission direction register therein. Also, what is indicated by the symbol I is an input-only port.
記号Ｏ８Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して１５精度の基準周波数信号を形成する。この基準周
波数信号により、マイクロプロセッサＣＰＵにおいて必
要とされるクロックパルスが形成される。また、上記基
準周波数信号は、タイマーの基準時間パルスとしても用
いられる。The symbol O8C indicates an oscillation circuit, which forms a reference frequency signal with 15 precision using an external crystal resonator Xtal, although it is not particularly limited. This reference frequency signal forms the clock pulses required in the microprocessor CPU. Further, the reference frequency signal is also used as a reference time pulse of a timer.
このタイマーは、カウンタＣ０ＵＴ、プリスケーラＰＲ
及びコントローラＣ０ＮＴとによって構成される。This timer consists of counter C0UT, prescaler PR
and a controller C0NT.
記号ＲＡ Ｍで示されているのは、ランダム・アクセス
・メモリであり、主として一時データの記憶回路として
用いられる。What is indicated by the symbol RAM is a random access memory, which is mainly used as a temporary data storage circuit.
記％ＥＰＲＯＭで示されているのは、エレクトリカリ・
プログラマブル・リード・オンリー・メモリであり、各
種情報処理のためのプログラムが書込まれる。。What is shown in %EPROM is the electrical
It is a programmable read-only memory in which programs for various information processing are written. .
以−ヒの各回路ブロックは、マイクロプロセッサＣＰＵ
を中心としバスＢＵＳによって相互に接続されている。Each of the following circuit blocks is a microprocessor CPU.
are connected to each other by a bus BUS.
このバスＢＵＳには、データバスとアドレスバスとが含
まれるものである。なお、上記バスＢｔＪＳＯ内、アド
レスバスＡＤＤは、外部端子に結合されている。This bus BUS includes a data bus and an address bus. Note that the address bus ADD in the bus BtJSO is coupled to an external terminal.
この実施例のマイクロコンピュータにおいては、上記Ｅ
ＰＲＯＭを用いることから、その書き込み等の制御回路
ＷＣＯＮが設けられる。この制御回路ＷＣＯＮは、外部
端子ｖｐｐから供給された電圧レベルを識別して、書き
込み／読み出し動作モードの制御や、その書き込み高電
圧を上記ＥＰＲＯＭに供給する。In the microcomputer of this embodiment, the above E
Since PROM is used, a control circuit WCON for writing and the like is provided. This control circuit WCON identifies the voltage level supplied from the external terminal vpp, controls the write/read operation mode, and supplies the write high voltage to the EPROM.
第２図には、上記制御回路ＷＣＯＮに含まれる電圧レベ
ル判定回路の一実施例の回路図が示されている。FIG. 2 shows a circuit diagram of an embodiment of the voltage level determination circuit included in the control circuit WCON.
この実施例において、同図の各回路素子は、公知の０Ｍ
Ｏ５（相補型ＭＯ５）集積回路の製造技術によって、１
制の単結晶シリコンのような半導体基板上において形成
される。特に制限されないが、集積回路は、単結晶Ｐ型
シリコンからなる半導体基板に形成される。Ｎチャンネ
ルＭＯ５ＦＥＴ（絶縁ゲート型電界効果トランジスタ）
Ｑ２は、かかる半導体基板表面に形成されたソース領域
、ドレイン領域及びソース領域とドレイン領域との間の
半導体基板表面に薄い厚さのゲート絶縁膜を介して形成
されたポリシリコンからなるようなゲート電極から構成
される。ＰチャンネルＭ ＯＳ ＦＥＴＱｌは、上記半
導体基板表面に形成されたＮ型ウェル領域に形成される
。これによって、半導体基板は、その上に形成された複
数のＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔの共通の基板ゲ
ートを構成する。In this embodiment, each circuit element in the figure is a well-known 0M
With O5 (complementary MO5) integrated circuit manufacturing technology, 1
It is formed on a semiconductor substrate such as single crystal silicon. Although not particularly limited, the integrated circuit is formed on a semiconductor substrate made of single-crystal P-type silicon. N-channel MO5FET (insulated gate field effect transistor)
Q2 is a gate made of polysilicon formed on the surface of the semiconductor substrate, including a source region, a drain region, and a thin gate insulating film formed on the surface of the semiconductor substrate between the source region and the drain region. Consists of electrodes. P-channel MOS FET Ql is formed in an N-type well region formed on the surface of the semiconductor substrate. Thereby, the semiconductor substrate constitutes a common substrate gate for a plurality of N-channel MOS FETs formed thereon.
Ｎ型ウェル領域は、その上に形成されたＰチャンネル幅
ＯＳ Ｆ Ｅ ’Ｉ’の基体ゲートを構成する。Ｐチャ
ンネルＭ ＯＳ Ｆ Ｅ ’１’の基板ゲートすなわち
Ｎ型ウェル領域は、内部論理回路の電源端子Ｖｃｃでは
な（上記外部端子Ｖｐｐに結合される０以上の構造のＣ
ｉｒｆ ＯＳ回路は、上記２８１図のマイクロコンピュ
ータを（ｊ成する他の回路にも通用される。The N-type well region constitutes a substrate gate with a P-channel width OSFE'I' formed thereon. The substrate gate of the P-channel MOS F E '1', that is, the N-type well region, is not the power supply terminal Vcc of the internal logic circuit (the C of 0 or more structures connected to the external terminal Vpp)
The irf OS circuit can also be used in other circuits that make up the microcomputer shown in Figure 281 above.
同図においては、電ｔｓ Ｐは、上記外部端子Ｖｐｐに
ｔＲ続されるボンディニ／グバッドである。この電極Ｐ
には、ダイオードＤと抵抗Ｒからなる静電破壊防止回路
が結合され、電極Ｐから供給された高電圧は抵抗Ｒを介
して図示しない書き込み回路に供給される。上記Ｎ極Ｐ
の電圧レベルに従った識別信号を形成するため、次の各
回路が設けられる。In the figure, the voltage tsP is a bondin/gbad connected to the external terminal Vpp. This electrode P
is connected to an electrostatic breakdown prevention circuit consisting of a diode D and a resistor R, and the high voltage supplied from the electrode P is supplied via the resistor R to a write circuit (not shown). Above N pole P
The following circuits are provided to form an identification signal according to the voltage level of .
直列形態にされた上記ＰチャンネルＭＯＳＦＥＴＱ１と
ＮチャンネルＭＯＳＦＥＴＱ２とは、ＣＭＯＳインバー
タ回路を構成する。上記ＭＯ５ＦＥＴＱＩとＱ２のゲー
トは、共通接続されＣＭＯＳインバータ回路の入力端子
を構成し、内部論理回路用の比較的低い電圧Ｖｃｃが定
常的に供給される。The P-channel MOSFET Q1 and N-channel MOSFET Q2 connected in series constitute a CMOS inverter circuit. The gates of the MO5FETs QI and Q2 are commonly connected and constitute an input terminal of a CMOS inverter circuit, to which a relatively low voltage Vcc for the internal logic circuit is constantly supplied.
また、上記ＭＯＳ Ｆ ＥＴＱ １とＱ２の共通接続さ
れたドレインは、その出力端子としされ、識別信号を形
成する上記ｒ１１似のＣＭＯＳインバータ回路ＩＶの入
力に供給される。ただし、このＣＭＯＳインバータ回路
■ｖは、上記ＣＭＯＳインパーク回路（Ｑｌ、Ｑ２）と
は異なり、内部電源電圧Ｖｃｃにより動作状態にされる
。Further, the commonly connected drains of the MOS FETQ1 and Q2 are used as their output terminals, and are supplied to the input of a CMOS inverter circuit IV similar to the r11 that forms an identification signal. However, unlike the above-mentioned CMOS impark circuits (Ql, Q2), this CMOS inverter circuit (v) is brought into operation by the internal power supply voltage Vcc.
この実施例では、上記電栃Ｐには、書き込み動作の時に
書き込み用の１２Ｖないし２４Ｖのような高電圧が供給
される。したがって、このような高電圧によって、ＭＯ
ＳＦＥＴＱＩが破壊されてしまうのを防止するため、特
に制限されないが、ＭＯ５ＦＥＴＱＩは、ゲート電極に
近接するソース領域が比較的低い濃度のＰ型半導体領域
により形成される。このような低い不純物濃度の領域に
より、ゲートとソースの境界付近での電界集中を緩十口
させて高耐圧化が達成できる。In this embodiment, a high voltage such as 12V to 24V for writing is supplied to the electric pole P during a writing operation. Therefore, with such high voltage, the M.O.
In order to prevent SFETQI from being destroyed, although not particularly limited, in MO5FETQI, the source region close to the gate electrode is formed of a P-type semiconductor region with a relatively low concentration. Such a region with a low impurity concentration makes it possible to moderate the electric field concentration near the boundary between the gate and the source, thereby achieving a high breakdown voltage.
また、上記高電圧供給時に、上記ＭＯＳＦＥＴＱ１．Ｑ
２を通して流れる電流を小さくするため、上記ＭＯＳＦ
ＥＴＱＩ、Ｑ２のコンダクタンス特性は、小さな値に設
定される。このような小さなコンダクタンス特性とする
ため、ＭＯ９ＦＥＴＱ１、Ｑ２のチャンネル幅は例えば
インバータ回路ｌｖを構成するＭＯＳ Ｆ ＥＴ等の通
雷の論理ゲートを構成するＭＯＳ Ｆ ＥＴに比べて比
較的小さく設定される。また、ＭＯＳＦＥＴＱＩのコン
ダクタンスは、ＭＯＳＦＥＴＱ２のコンダクタンス特性
より大きく設定される。Further, when the high voltage is supplied, the MOSFETQ1. Q
In order to reduce the current flowing through 2, the MOSF
The conductance characteristics of ETQI and Q2 are set to small values. In order to obtain such a small conductance characteristic, the channel width of MO9FETQ1 and Q2 is set to be relatively small compared to, for example, a MOS FET configuring a logic gate for conduction, such as a MOS FET configuring an inverter circuit lv. Further, the conductance of MOSFETQI is set to be larger than the conductance characteristic of MOSFETQ2.
この実施例回路の動作を次に説明する。The operation of this embodiment circuit will now be described.
電極Ｐ（外部端子Ｖｐｐ）から内部電源電圧Ｖｃｃのよ
うな比較的低い電圧（５Ｖ）が供給されると、上記ＭＯ
ＳＦＥＴＱＩとＱ２からなるインバータ回路は、この電
圧により動作状態にされる。この時、ＮチャンネルＭＯ
ＳＦＥＴＱ２のゲート、ソース間には上記電圧Ｖｃｃが
供給されるのでオン状態になり、ＰチャンネルＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ １のゲート、ソースは同じ電圧ＶＣ
Ｃにされるのでオン状態にされる。これによって、この
インバータ回路の出力はロウレベルとなる。したがって
、内部制御信号を形成する上記ＣＭＯＳインバータ回路
ＩＶは、ハイレベルの信号を出力する。なお、上記電極
Ｐに回路の接地電位（ＯＶ）を供給した場合にも、はり
同様にＮチャンネルＭＯ３ＦＢＴＱＩ（７）オン状態に
よって動作なロウレベルの出力を送出するものである。When a relatively low voltage (5V) such as the internal power supply voltage Vcc is supplied from the electrode P (external terminal Vpp), the MO
The inverter circuit consisting of SFETQI and Q2 is activated by this voltage. At this time, N channel MO
Since the above voltage Vcc is supplied between the gate and source of SFETQ2, it is turned on, and the P-channel MOS
The gate and source of FETQ1 are at the same voltage VC
Since it is set to C, it is turned on. As a result, the output of this inverter circuit becomes low level. Therefore, the CMOS inverter circuit IV that forms the internal control signal outputs a high level signal. Note that even when the circuit ground potential (OV) is supplied to the electrode P, the N-channel MO3FBTQI (7) is turned on to send out a low-level output in the same manner as the beam.
上記インバータ回路ＩＶのハイレベルの出力は、例えば
、ＣＰＵによってＥＰＲＯＭが選択された時に読み出し
動作モードにするために利用される。The high level output of the inverter circuit IV is used, for example, to set the EPROM to a read operation mode when the CPU selects the EPROM.
次に、電ｆｆ１Ｐ（外部端子Ｖｐｐ）からＥＰＲＯＭの
書き込み用の高電圧（例えば約１２ｖ）が供給されると
、上記ＭＯＳＦＥＴＱＩとＱ２からなるインバータ回路
は、この電圧により動作状態にされる。この時、Ｎチャ
ンネルＭＯ５ＦＥＴＱ２のゲート、ソース間には上記電
圧Ｖｃｃが供給されるので上記同様にオン状態であるが
、ＰチャンネルＭＯＳＦＥＴＱＩのゲート、ソース間に
は一約７Ｖもの高い電圧が供給される。したがって、上
記ＭＯＳＦＥＴＱ、１．Ｑ２のコンダクタンス比と上記
入力電圧の差によって、上記ＭＯＳＦＥＴＱＩ。Next, when a high voltage (for example, about 12 V) for writing into the EPROM is supplied from the voltage ff1P (external terminal Vpp), the inverter circuit consisting of the MOSFETs QI and Q2 is brought into operation by this voltage. At this time, the above voltage Vcc is supplied between the gate and source of N-channel MOSFET Q2, so it is in the on state as above, but a high voltage of approximately 7 V is supplied between the gate and source of P-channel MOSFET QI. . Therefore, the above MOSFETQ, 1. According to the difference between the conductance ratio of Q2 and the above input voltage, the above MOSFET QI.
Ｑ２の共１ｉ１１接続されたドレインからは、内部電源
電圧Ｖｃｅ近いハイレベルの信号が形成される。したが
うて、内部制御信号を形成する上記ＣＭＯＳインバータ
回路ＩＶは、ロウレベルの信号を出力する０例えば、上
記高電圧ＶＰＰを一定期間供給することにより形成され
たロウレベルのパルスにより、ＥＰＲＯＭのデータ入カ
バソファが動作状態にされるとともに、データバスから
供給された情報に従い、上記高電圧Ｖｆｌｆ１を利用し
て形成された論理“０”の書き込み信号が加工形成され
、選択されたメモリセル（ＦＡＭＯ５）ランジスタ）に
論理“０”の書き込みが行われる。なお、この時には、
外部端子から供給されるアドレス信号によってＥＰＲＯ
Ｍのアドレッシングが行われる。A high level signal close to the internal power supply voltage Vce is formed from the drains of Q2 which are connected together. Therefore, the CMOS inverter circuit IV that forms the internal control signal outputs a low level signal. At the same time as being put into the operating state, a logic "0" write signal formed using the high voltage Vflf1 is processed and written to the selected memory cell (FAMO5 transistor) according to the information supplied from the data bus. A logic “0” is written. Furthermore, at this time,
EPRO is activated by the address signal supplied from the external terminal.
Addressing of M is performed.
（効 果〕
（１）インバータ回路の動作電圧の変化により変化する
ロジックスレンシッルド電圧を利用して１つの外部端子
から供給された比較的高い電圧と比較的低い電圧との識
別を行うことができる。これにより、極めて簡単な回路
により、多機能の外部端子を持つ半導体集積回路装置を
得ることができるという効果が得られる。(Effects) (1) It is possible to distinguish between a relatively high voltage and a relatively low voltage supplied from one external terminal by using the logic threshold voltage that changes due to changes in the operating voltage of the inverter circuit. As a result, it is possible to obtain a semiconductor integrated circuit device having multifunctional external terminals using an extremely simple circuit.
（２）インバータ回路を構成するＭＯＳＦＥＴのコンダ
クタンス比を適当に設定することにより、上記外部端子
から供給された電圧レベルの識別を行うものであるので
、製造プロセスの管理が容易になるという効果が得られ
る。ちなみに、上記直電圧の供給の有無をフィールド絶
縁膜を利用した寄生ＭＯＳＦＥＴによって識別すること
も考えられるが、このような方法では、寄生Ｍ ＯＳ
Ｆ Ｅ Ｔのしぎい値電圧の管理が面倒になるものであ
る６（３）上記（１）により、ＥＰＲＯＭ内蔵の１チツ
プマイクロコンビエータにあワては、外部端子の削減を
図ることができるという効果が得られる。(2) By appropriately setting the conductance ratio of the MOSFETs constituting the inverter circuit, the voltage level supplied from the external terminal is identified, which has the effect of facilitating the management of the manufacturing process. It will be done. Incidentally, it is also possible to identify the presence or absence of the direct voltage supply using a parasitic MOSFET using a field insulating film, but such a method does not
Managing the FET threshold voltage becomes troublesome.6(3) Due to (1) above, it is possible to reduce the number of external terminals for a 1-chip micro combinator with a built-in EPROM. This effect can be obtained.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しないち１囲でｆｊｉ−
ν変更再開であることはいうまでもない。例えば、第２
図の実施例回路において、高電圧が供給されるＭＯ３Ｆ
Ｅ’ｌ’の高耐圧化を実現する方法は何であってもよい
、さらに、電圧識別のためのインバータ回路は、ＣＭＯ
Ｓインバータ回路の伯、１％ｒチャンネルＭＯ５ＦＥＴ
又はＰチャンネルＭＯ５ＦＥＴによりそれぞれ構成され
、内部電源電圧が定常的に供給される駆動ＭＯＳＦＥＴ
と、エンハンスメント型Ｍ ＯＳ Ｆ Ｅ Ｔ又はディ
プｌ／ ７シヨン［ＭＯＳＦＥＴにより構成された負荷
Ｍ ＯＳ Ｆ Ｅ Ｔとにより）ｎ成するものであって
もよい。この場合には、負荷ＭＯＳＦＥＴと駆動ＭＯＳ
Ｆ Ｅ Ｔとのコンダクタンス比を適当に設定するこ
とにより、上記類似の動作を行わせることができるもの
である。Although the invention made by the present inventor has been specifically explained based on Examples above, this invention is not limited to the above Examples, and without departing from the gist thereof, fji-
Needless to say, this is a ν change restart. For example, the second
In the example circuit shown in the figure, MO3F is supplied with high voltage.
Any method may be used to achieve high withstand voltage of E'l'.Furthermore, the inverter circuit for voltage identification can be
1% r channel MO5FET of S inverter circuit
Or a drive MOSFET that is each configured with a P-channel MO5FET and is constantly supplied with an internal power supply voltage.
and an enhancement type MOSFET or a dip mode (with a load MOSFET constituted by a MOSFET). In this case, the load MOSFET and drive MOS
By appropriately setting the conductance ratio with FET, an operation similar to the above can be performed.
以上の説明では主として本願発明をその背景となったＥ
ＰＲＯＭ内蔵の１チツプマイクロコンピユータに適用し
た場合を説明したが、この発明はこれに限定されるもの
でなく、１つの外部端子から異なる電圧レベルの信号な
いし動作電圧を供給する回路を含む半導体築禎回路装置
に広く利用できるものである。In the above explanation, the claimed invention will mainly be explained as follows.
Although the case has been described in which the invention is applied to a one-chip microcomputer with a built-in PROM, the present invention is not limited thereto, and can be applied to a semiconductor construction including a circuit that supplies signals of different voltage levels or operating voltages from one external terminal. It can be widely used in circuit devices.
第１図は、この発明が適用された１チツプマイクロコン
ピユータの一実施例を示すブロック図、第２図は、その
電圧１別回路の一実施例を示す回路図である。FIG. 1 is a block diagram showing an embodiment of a one-chip microcomputer to which the present invention is applied, and FIG. 2 is a circuit diagram showing an embodiment of the voltage-1 separate circuit.
Claims (1)
れる外部端子と、この外部端子から電圧供給を受けて動
作状態にされ、その入力端子に内部論理回路の比較的低
い電源電圧が定常的に供給されるインバータ回路と、こ
のインバータ回路の出力信号を受けて上記外部端子から
供給された電圧の判定信号を形成する論理回路とを含む
ことを特徴とする半導体集積回路装置。 ２、上記インバータ回路は、ＮチャンネルＭＯＳＦＥＴ
とＰチャンネルＭＯＳＦＥＴとにより構成されたＣＭＯ
Ｓインバータ回路であり、上記外部端子にそのソースが
接続される一方のＭＯＳＦＥＴは、高耐圧構造にされる
ものであることを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。 ３、上記半導体集積回路装置は内蔵のＥＰＲＯＭに格納
されたプログラムに従って情報処理を行う１チップのマ
イクロコンピュータであり、上記比較的高電圧は上記Ｅ
ＰＲＯＭの書き込み用高電圧であることを特徴とする特
許請求の範囲第１又は第２項記載の半導体集積回路装置
。[Claims] 1. An external terminal to which a relatively high voltage or a relatively low voltage is selectively supplied, and an internal logic circuit that is activated by receiving voltage supply from the external terminal and has an internal logic circuit connected to the input terminal. and a logic circuit that receives an output signal from the inverter circuit and forms a determination signal for the voltage supplied from the external terminal. Semiconductor integrated circuit device. 2. The above inverter circuit is an N-channel MOSFET.
and a P-channel MOSFET.
2. The semiconductor integrated circuit device according to claim 1, wherein one of the MOSFETs that is an S inverter circuit and whose source is connected to the external terminal has a high breakdown voltage structure. 3. The semiconductor integrated circuit device is a one-chip microcomputer that processes information according to a program stored in a built-in EPROM, and the relatively high voltage is
3. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is a high voltage for writing PROM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166379A JPS6145351A (en) | 1984-08-10 | 1984-08-10 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166379A JPS6145351A (en) | 1984-08-10 | 1984-08-10 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6145351A true JPS6145351A (en) | 1986-03-05 |
Family
ID=15830318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166379A Pending JPS6145351A (en) | 1984-08-10 | 1984-08-10 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6145351A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4969087A (en) * | 1986-11-10 | 1990-11-06 | Oki Electric Industry Co., Ltd. | Single-chip microcomputer |
-
1984
- 1984-08-10 JP JP59166379A patent/JPS6145351A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4969087A (en) * | 1986-11-10 | 1990-11-06 | Oki Electric Industry Co., Ltd. | Single-chip microcomputer |
| US5088027A (en) * | 1986-11-10 | 1992-02-11 | Oki Electric Industry Co., Ltd. | Single-chip microcomputer |
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