JPS6143462A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6143462A JPS6143462A JP16497184A JP16497184A JPS6143462A JP S6143462 A JPS6143462 A JP S6143462A JP 16497184 A JP16497184 A JP 16497184A JP 16497184 A JP16497184 A JP 16497184A JP S6143462 A JPS6143462 A JP S6143462A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分子R]
この発明は、半導体技術さらには半導体集積回路装置に
おける電源ノイズの低減に適用して特に有効な技術に関
し、例えば半導体集積回路装置における電源ラインもし
くはこれに接続された電源用ボンディングパッドの形成
に利用して有効な、技術に関する。
おける電源ノイズの低減に適用して特に有効な技術に関
し、例えば半導体集積回路装置における電源ラインもし
くはこれに接続された電源用ボンディングパッドの形成
に利用して有効な、技術に関する。
[背景技術]
電子回路では1回路の動作により電源ラインに局部的な
電流変化が生じる。この場合、電源ラインのインピーダ
ンスがゼロでなければ電源電圧が変動されてしまい、こ
れによって電源電圧にノイズがのって回路の誤動作を誘
発するおそれがある。
電流変化が生じる。この場合、電源ラインのインピーダ
ンスがゼロでなければ電源電圧が変動されてしまい、こ
れによって電源電圧にノイズがのって回路の誤動作を誘
発するおそれがある。
従来、プリント基板上の電子回路等では、電源ライン間
に配設されたIC(集積回路)の近傍にこれと並列にデ
カップリング・コンデンサと呼ばれる容量を接続して電
源電圧のノイズをカットする技術が知られている。また
、LSI(大規模集積回路)などでは、電源ピンにコン
デンサを外付けして電源ラインのインピーダンスを低く
し、電源ノイズを抑える技術がある。(例えば1981
年6月30日に朝食書店発行、集積回路応用ハンドブッ
ク第183頁の回路図参照) しかしながら、LSIでは回路が形成された半導体チッ
プ上のボンディングパッドとチップ外部の電源ピンとの
間をボンディングワイヤで接続するようにしている。し
かも、ボンディングワイヤは、半導体チップのサイズに
比べて相対的にかなり長いため、ボンディングワイヤの
持つインピーダンスが無視できない程度に大きくなる。
に配設されたIC(集積回路)の近傍にこれと並列にデ
カップリング・コンデンサと呼ばれる容量を接続して電
源電圧のノイズをカットする技術が知られている。また
、LSI(大規模集積回路)などでは、電源ピンにコン
デンサを外付けして電源ラインのインピーダンスを低く
し、電源ノイズを抑える技術がある。(例えば1981
年6月30日に朝食書店発行、集積回路応用ハンドブッ
ク第183頁の回路図参照) しかしながら、LSIでは回路が形成された半導体チッ
プ上のボンディングパッドとチップ外部の電源ピンとの
間をボンディングワイヤで接続するようにしている。し
かも、ボンディングワイヤは、半導体チップのサイズに
比べて相対的にかなり長いため、ボンディングワイヤの
持つインピーダンスが無視できない程度に大きくなる。
その結果、電源ピンにコンデンサを外付けしただけでは
内部の電源ラインのインピーダンスを充分に下げてやる
ことができない。
内部の電源ラインのインピーダンスを充分に下げてやる
ことができない。
また、ボンディングワイヤが長いとワイヤのもつインダ
クタンス成分も大きくなるため、電源う。
クタンス成分も大きくなるため、電源う。
インの高周波抵抗が大きくなり、高周波領域のノイズを
充分にカットすることができないとともに、電源用ボン
ディングワイヤのインダクタンス成分によって、バイポ
ーラ集積回路ではエミッタフォロワを構成するトランジ
スタ等が異常発振したり、信号のリンギングや入出力信
号へのノイズの発生という問題が生じる。
充分にカットすることができないとともに、電源用ボン
ディングワイヤのインダクタンス成分によって、バイポ
ーラ集積回路ではエミッタフォロワを構成するトランジ
スタ等が異常発振したり、信号のリンギングや入出力信
号へのノイズの発生という問題が生じる。
[発明の目的]
この発明の目的は、LSIにおける電源電圧の変動を抑
え、電源ノイズをカットするとともに5内部回路の局部
的な異常発振やリンギング、入出力信号へのノイズの発
生を防止できるような半導体技術を提供することにある
。
え、電源ノイズをカットするとともに5内部回路の局部
的な異常発振やリンギング、入出力信号へのノイズの発
生を防止できるような半導体技術を提供することにある
。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
[発明の概要]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、LSIにおける電源ラインのインピーダンス
は、数千pF〜数μFのような比較的大きな容量のデカ
ップリング・コンデンサを電源ピンに外付けするよりも
、むしろノイズが発生する部位に近接した所に数pFの
高周波帯域の広いコンデンサを付けてやればこれを有効
に下げてやることができることに着目し、LSI内部の
電源用ボンディングパッドもしくは電源配線下にコンデ
ンサを形成してこれを電源ライン間に接続させることに
よって、電源ラインのインピーダンスを下げ、これによ
ってLSI内部で発生する電源ノイズをカットするとと
もに、異常発振やリンギング。
は、数千pF〜数μFのような比較的大きな容量のデカ
ップリング・コンデンサを電源ピンに外付けするよりも
、むしろノイズが発生する部位に近接した所に数pFの
高周波帯域の広いコンデンサを付けてやればこれを有効
に下げてやることができることに着目し、LSI内部の
電源用ボンディングパッドもしくは電源配線下にコンデ
ンサを形成してこれを電源ライン間に接続させることに
よって、電源ラインのインピーダンスを下げ、これによ
ってLSI内部で発生する電源ノイズをカットするとと
もに、異常発振やリンギング。
入出力信号のノイズの発生を防止するという上記目的を
達成するものである。
達成するものである。
[実施例I]
第1図は、本発明をバイポーラ集積回路に適用した場合
の一実施例を示す。
の一実施例を示す。
同図において、laは電源電圧Vccが印加される電源
ピンに接続されたボンディングワイヤ(図示省略)の一
端が接触される電源用ボンディングパッドもしくはそこ
からチップ内の各回路へ電源電圧Vccを供給する電源
ラインを構成するアルミニウム等からなる導電層である
。また、1bはV2、:やv1アのような他の電源電圧
をチップ内の各回路に供給する導電層である。
ピンに接続されたボンディングワイヤ(図示省略)の一
端が接触される電源用ボンディングパッドもしくはそこ
からチップ内の各回路へ電源電圧Vccを供給する電源
ラインを構成するアルミニウム等からなる導電層である
。また、1bはV2、:やv1アのような他の電源電圧
をチップ内の各回路に供給する導電層である。
この実施例では、P型半導体基板2の主面上に形成され
る素子分離領域としてのフィールド酸化膜3の一部すな
わちここでは上記導電、1liFIaと1bが形成され
る部分には、厚いフィールド酸化膜3が形成されないよ
うに予め選択酸化が行なわれて、酸化膜の六3a、3b
が形成されている。また、上記各導電層1a、lb下の
酸化膜の穴3a。
る素子分離領域としてのフィールド酸化膜3の一部すな
わちここでは上記導電、1liFIaと1bが形成され
る部分には、厚いフィールド酸化膜3が形成されないよ
うに予め選択酸化が行なわれて、酸化膜の六3a、3b
が形成されている。また、上記各導電層1a、lb下の
酸化膜の穴3a。
3bの部分の半導体基板主面には、上記フィールド酸化
膜3をイオン打込みマスクとしてリンのようなN型不純
物を導入し、熱拡散させることによ;じ、rq型拡散領
域4d14Lが形成されている。
膜3をイオン打込みマスクとしてリンのようなN型不純
物を導入し、熱拡散させることによ;じ、rq型拡散領
域4d14Lが形成されている。
特に制限されないが、このN型拡散領域4a、4bは、
図示しない素子形成領域に形成されたバイポーラトラン
ジスタのコレクタ引上げ口と同時に形成しておくことが
できる。
図示しない素子形成領域に形成されたバイポーラトラン
ジスタのコレクタ引上げ口と同時に形成しておくことが
できる。
さらに、上記各導電層1a、lb下のN型拡散領域4a
と4bとは、その下に予め選択的に熱拡散を行なうこと
によって形成されたN十埋込層5によって導通されてい
る。
と4bとは、その下に予め選択的に熱拡散を行なうこと
によって形成されたN十埋込層5によって導通されてい
る。
そして、上記導電層1a、lbのうち一方(実施例では
ボンディングパッドとなる導電層1a)は、上記フィー
ルド酸化膜3の形成の際のマスクとされたバッファ酸化
膜3′ をそのまま残しておいてその上にアルミニウム
を蒸着することによりN型拡散領域4aと非接触状態に
されている。これに対し、他方の導電層(実施例ではi
b)は、上記バッファ酸化膜3′ を除去した上でアル
ミニウムを蒸着することにより、N型拡散領域4bと接
触状態にされている。
ボンディングパッドとなる導電層1a)は、上記フィー
ルド酸化膜3の形成の際のマスクとされたバッファ酸化
膜3′ をそのまま残しておいてその上にアルミニウム
を蒸着することによりN型拡散領域4aと非接触状態に
されている。これに対し、他方の導電層(実施例ではi
b)は、上記バッファ酸化膜3′ を除去した上でアル
ミニウムを蒸着することにより、N型拡散領域4bと接
触状態にされている。
従って、上記実施例においては、導電層1aとN型拡散
領域4aとの間にバッファ酸化膜3″ を誘導体とする
寄生コンデンサCdが形成され、このコンデンサCdが
ボンディングパッドもしくは電源ライン(Vccライン
)と、他の電源ライン(VやラインまたはvTTライン
)との間に接続されることになる。
領域4aとの間にバッファ酸化膜3″ を誘導体とする
寄生コンデンサCdが形成され、このコンデンサCdが
ボンディングパッドもしくは電源ライン(Vccライン
)と、他の電源ライン(VやラインまたはvTTライン
)との間に接続されることになる。
上記バッファ酸化膜3′は、500A程度の厚さを有す
るように形成されるので、ボンディングパッド下に上記
コンデンサCdを積極的に形成した場合を考えると、ボ
ンディングパッドの標準的なサイズは、現在では100
μmX100μm程度であるから、約5pFの容量を持
つコンデンサC,dが形成される。この程度大きな容量
値のコンデ゛ンサCdがVcc供給用のボンディングパ
ッドと他の電源ライン(Vエラインまたは■7ライン)
との間に接続されると、電源ラインのデカップリング・
コンデンサとして充分に機能を果し、電源ラインのイン
ピーダンス特に高周波抵抗が有効に下げられる。
るように形成されるので、ボンディングパッド下に上記
コンデンサCdを積極的に形成した場合を考えると、ボ
ンディングパッドの標準的なサイズは、現在では100
μmX100μm程度であるから、約5pFの容量を持
つコンデンサC,dが形成される。この程度大きな容量
値のコンデ゛ンサCdがVcc供給用のボンディングパ
ッドと他の電源ライン(Vエラインまたは■7ライン)
との間に接続されると、電源ラインのデカップリング・
コンデンサとして充分に機能を果し、電源ラインのイン
ピーダンス特に高周波抵抗が有効に下げられる。
その結果、チップ内部で発生する高周波の電源ノイズが
カットされ、回路の誤動作が防止されるとともに、電源
電圧の変動が抑えられるため、ボンディングワイヤのイ
ンダクタンス成分によって回路内のエミッタフォロワを
構成するトランジスタ等において局部的に発生される異
常発振や信号のリンギング、入出力信号へのノイズの発
生が防止される。
カットされ、回路の誤動作が防止されるとともに、電源
電圧の変動が抑えられるため、ボンディングワイヤのイ
ンダクタンス成分によって回路内のエミッタフォロワを
構成するトランジスタ等において局部的に発生される異
常発振や信号のリンギング、入出力信号へのノイズの発
生が防止される。
なお、上記実施例では、デカップリング・コンデンサを
構成する部分の誘電体として、バッファ酸化膜3′ を
利用しているが、このバッファ酸化膜3′の代わりに、
より誘導率の高いタンタルオキサイドやタングステンオ
キサイドのような絶縁層を形成して更に容量値の大きな
デカップリング・コンデンサを形成し、これを電源ライ
ン間に接続させるようにしてもよい。
構成する部分の誘電体として、バッファ酸化膜3′ を
利用しているが、このバッファ酸化膜3′の代わりに、
より誘導率の高いタンタルオキサイドやタングステンオ
キサイドのような絶縁層を形成して更に容量値の大きな
デカップリング・コンデンサを形成し、これを電源ライ
ン間に接続させるようにしてもよい。
また、最近のバイポーラ集積回路の技術では。
エミッタ領域やコレクタ引上げ口の表面にポリシリコン
電極を形成し、このポリシリコン電極を介してアルミ配
線層をエミッタやコレクタに接続させることが行なわれ
ている。従って、そのような技術を適用したプロセスで
は、第2図に示すようにN型拡散領域4a、4bの上に
ポリシリコン等からなるバッファ用の導電7J 1 a
、 1 bを予め形成しておいて、このポリシリコ
ン導N m l a 、 1bの上にボンディングパ
ッドまたは電源ラインとなるアルミニウム層6a、6b
を形成するようにしてもよい。なお、第2図において、
7はPSG膜(リン・ケイ酸ガラス膜)のような層間絶
縁膜で、この眉間絶縁膜7にスルーホール8を形成する
ことにより、ポリシリコン導電WIla、lbにアルミ
ニウム層6a、6bが接触される。
電極を形成し、このポリシリコン電極を介してアルミ配
線層をエミッタやコレクタに接続させることが行なわれ
ている。従って、そのような技術を適用したプロセスで
は、第2図に示すようにN型拡散領域4a、4bの上に
ポリシリコン等からなるバッファ用の導電7J 1 a
、 1 bを予め形成しておいて、このポリシリコ
ン導N m l a 、 1bの上にボンディングパ
ッドまたは電源ラインとなるアルミニウム層6a、6b
を形成するようにしてもよい。なお、第2図において、
7はPSG膜(リン・ケイ酸ガラス膜)のような層間絶
縁膜で、この眉間絶縁膜7にスルーホール8を形成する
ことにより、ポリシリコン導電WIla、lbにアルミ
ニウム層6a、6bが接触される。
[実施例2]
第3図および第4図は、本発明を多層配線技術が適用さ
れた半導体集積回路に適用した場合の一実施例を示すも
のである。
れた半導体集積回路に適用した場合の一実施例を示すも
のである。
アルミの多層配線技術では、半導体基板の主面上に形成
された絶縁膜上に下層配線層を形成してから、その上に
層間絶縁膜をデポジションしてその上に上層配線層が形
成される。そこで、この第2の実施例では、下層配線層
により形成される電源ラインと上層配線層により形成さ
れる池の電源ラインとの交叉部を利用してそこに積極的
にデカップリング・コンデンサを形成するものである。
された絶縁膜上に下層配線層を形成してから、その上に
層間絶縁膜をデポジションしてその上に上層配線層が形
成される。そこで、この第2の実施例では、下層配線層
により形成される電源ラインと上層配線層により形成さ
れる池の電源ラインとの交叉部を利用してそこに積極的
にデカップリング・コンデンサを形成するものである。
すなわち、この実施例では1例えばアルミの4層配線技
術を用いたプロセスにおいて、第3図に示すように、三
層目のアルミ配線層からなる電源ライン(Vエラインま
たはV7Tライン)11と、四層目のアルミ配線層から
なる電源ライン(Vccライン)12との交叉部があっ
た場合、その交叉部において電源ラインIIと12との
眉間に、図中破線Aで示すような範囲に亘って他の部分
よりも薄い絶縁膜を形成する。これによって、電源ライ
ン11と12の交叉部叫従来に比べて容量の大きなコン
デンサを形成し、これを電源ラインのデカップリング容
量とするものである。
術を用いたプロセスにおいて、第3図に示すように、三
層目のアルミ配線層からなる電源ライン(Vエラインま
たはV7Tライン)11と、四層目のアルミ配線層から
なる電源ライン(Vccライン)12との交叉部があっ
た場合、その交叉部において電源ラインIIと12との
眉間に、図中破線Aで示すような範囲に亘って他の部分
よりも薄い絶縁膜を形成する。これによって、電源ライ
ン11と12の交叉部叫従来に比べて容量の大きなコン
デンサを形成し、これを電源ラインのデカップリング容
量とするものである。
なお、13は四層目のアルミ配線層からなる分岐用の電
源ラインで、この電源ライン13はスルーホール10a
にて三層目の電源ライン12に接触されている。
源ラインで、この電源ライン13はスルーホール10a
にて三層目の電源ライン12に接触されている。
第4図は、第3図におけるIV−IV線に沿った断面図
を示すもので、半導体基板の主面上に形成された絶縁膜
9上に三層目のアルミ配線層からなる電源ライン11が
形成され、その上にPSG膜のような眉間絶縁膜1oが
形成されている。そして、この層間絶縁膜10に形成さ
れたスルーホール10aにて四層目のアルミ配線層から
なる電源ライン13が接触されている。また1層間絶縁
膜lOに形成された他の開「1部10b内には、例えば
シリコン窒化膜のような絶縁膜14が薄く形成され、上
層の電源ライン(Vccライン)12と下層の電源ライ
ン(Vゆラインまたはv7アライン)との間に、絶縁膜
14を誘電体とする比較的容量の大きなコンデンサが形
成されるようになっている。
を示すもので、半導体基板の主面上に形成された絶縁膜
9上に三層目のアルミ配線層からなる電源ライン11が
形成され、その上にPSG膜のような眉間絶縁膜1oが
形成されている。そして、この層間絶縁膜10に形成さ
れたスルーホール10aにて四層目のアルミ配線層から
なる電源ライン13が接触されている。また1層間絶縁
膜lOに形成された他の開「1部10b内には、例えば
シリコン窒化膜のような絶縁膜14が薄く形成され、上
層の電源ライン(Vccライン)12と下層の電源ライ
ン(Vゆラインまたはv7アライン)との間に、絶縁膜
14を誘電体とする比較的容量の大きなコンデンサが形
成されるようになっている。
一つの半導体チップ内に設けられる電源用ボンディング
パッドの数は制限されるため、第1の実施例のようにボ
ンディングパッドの下にデカップリング・コンデンサを
形成しようとすると、その容量にも自ずと上限がある。
パッドの数は制限されるため、第1の実施例のようにボ
ンディングパッドの下にデカップリング・コンデンサを
形成しようとすると、その容量にも自ずと上限がある。
これに対し、第2の実施例のごとく上層と下層の電源ラ
インの交叉部にそれぞれ積極的にコンデンサを形成する
ようにすれば、ボンディングパッドの面積が不足する場
合にも、所望の大きさのデカップリング・コンデンサを
チップ内に形成することができる。
インの交叉部にそれぞれ積極的にコンデンサを形成する
ようにすれば、ボンディングパッドの面積が不足する場
合にも、所望の大きさのデカップリング・コンデンサを
チップ内に形成することができる。
また、第2の実施例のように電源ラインの交叉
:部にデカップリング・コンデンサを形成するように
すれば、ボンディングパッド下の半導体基板主面を素子
形成領域として利用することもできるようになり、これ
によって集積度の向上が可能になる。
:部にデカップリング・コンデンサを形成するように
すれば、ボンディングパッド下の半導体基板主面を素子
形成領域として利用することもできるようになり、これ
によって集積度の向上が可能になる。
[効果コ
LSI内部の電源用ボンディングパッドもしくは電源配
線下にコンデンサを形成し、これを電源ライン間に接続
させるようにしたので、LSIの電源ピンにコンデンサ
を外付けしてデカップリングを行なう場合に比べて小さ
な容量で有効に電源ラインのインピーダンス、高周波抵
抗を下げてやることができるという作用により、LSI
内で発生する電源ノイズがカットされ回路の誤動作が防
止されるとともに、電源電圧の変動が抑制され、ボンデ
ィングワイヤ等のインダクタンス成分によるチップ内部
での局部的な異常9!振やリンギング、入出力信号への
ノイズの発生が防止されるという効果がある。
線下にコンデンサを形成し、これを電源ライン間に接続
させるようにしたので、LSIの電源ピンにコンデンサ
を外付けしてデカップリングを行なう場合に比べて小さ
な容量で有効に電源ラインのインピーダンス、高周波抵
抗を下げてやることができるという作用により、LSI
内で発生する電源ノイズがカットされ回路の誤動作が防
止されるとともに、電源電圧の変動が抑制され、ボンデ
ィングワイヤ等のインダクタンス成分によるチップ内部
での局部的な異常9!振やリンギング、入出力信号への
ノイズの発生が防止されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば前記第2の実施例
では、アルミの四層配線技術によって形成される半導体
集積回路におけるデカップリング・コンデンサの形成方
法について説明したが、アルミの二層配線あるいは三層
配線技術によって形成される半導体集積回路にも適用す
ることができる。また、配線層はアルミニウムのみなら
ず他の金属やメタルシリサイドもしくはそれらの複合構
造とすることもできる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば前記第2の実施例
では、アルミの四層配線技術によって形成される半導体
集積回路におけるデカップリング・コンデンサの形成方
法について説明したが、アルミの二層配線あるいは三層
配線技術によって形成される半導体集積回路にも適用す
ることができる。また、配線層はアルミニウムのみなら
ず他の金属やメタルシリサイドもしくはそれらの複合構
造とすることもできる。
[利用分野]
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ集積回路
に適用したものについて説明したが、それに限定されず
、MO5集積回路あるいはマルチチップ構成の半導体集
積回路装置にも利用することができる。
をその背景となった利用分野であるバイポーラ集積回路
に適用したものについて説明したが、それに限定されず
、MO5集積回路あるいはマルチチップ構成の半導体集
積回路装置にも利用することができる。
第1図は、本発明の第1の実施例を示すIQi面図、第
2図は、その変形例を示す断面図、 第3図は、本発明の第2の実施例を示す平面図、第4図
は、第3図におけるIV−IV線に沿った断面図である
。 la、Ib・・・・導電層(ボンディングパッド、電源
ライン)、2・・・・半導体基板、3・・・・フィール
ド酸化膜、3a、3b・・・・酸化膜の穴、4a、4b
・・・・N型拡肢領域、5・・・・N+埋込層、6a、
6b・・・・リアルミニウム層、7.10・・・・層間
絶縁膜(PSG膜)、8,10a・・・・スルーホール
、9・・・・絶縁膜、11.13・・・・電源ライン(
下層配線層)、13・・・・電源ライン(上層配線層)
、14・・・・絶縁膜(シリコン窒化膜)、 第 1 図 第 2 図
2図は、その変形例を示す断面図、 第3図は、本発明の第2の実施例を示す平面図、第4図
は、第3図におけるIV−IV線に沿った断面図である
。 la、Ib・・・・導電層(ボンディングパッド、電源
ライン)、2・・・・半導体基板、3・・・・フィール
ド酸化膜、3a、3b・・・・酸化膜の穴、4a、4b
・・・・N型拡肢領域、5・・・・N+埋込層、6a、
6b・・・・リアルミニウム層、7.10・・・・層間
絶縁膜(PSG膜)、8,10a・・・・スルーホール
、9・・・・絶縁膜、11.13・・・・電源ライン(
下層配線層)、13・・・・電源ライン(上層配線層)
、14・・・・絶縁膜(シリコン窒化膜)、 第 1 図 第 2 図
Claims (1)
- 【特許請求の範囲】 1、半導体基板上に形成される第1の導電層の下に比較
的薄い絶縁膜を介して半導体領域または他の電源ライン
を構成する第2の導電層が形成され、上記絶縁膜を誘電
体として第1の導電層下に形成されるコンデンサが、回
路の一方の電源電圧を供給する電源ラインと他の電源電
圧を供給する電源ラインとの間に接続されるようにされ
てなることを特徴とする半導体集積回路装置 2、上記第1の導電層は、ボンディングパッドを構成す
る導電層であることを特徴とする特許請求の範囲第1項
記載の半導体集積回路装置。 3、上記第1の導電層は、ボンディングパッドを構成す
るアルミニウム層下に形成された緩衝用ポリシリコン層
であることを特徴とする特許請求の範囲第1項記載の半
導体集積回路装置。 4、上記第1の導電層は、電源ラインを構成する上層の
配線層であって、上記第2の導電層は他の電源ラインを
構成する下層の配線層であることを特徴とする特許請求
の範囲第1項記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16497184A JPS6143462A (ja) | 1984-08-08 | 1984-08-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16497184A JPS6143462A (ja) | 1984-08-08 | 1984-08-08 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6143462A true JPS6143462A (ja) | 1986-03-03 |
Family
ID=15803357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16497184A Pending JPS6143462A (ja) | 1984-08-08 | 1984-08-08 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6143462A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006245226A (ja) * | 2005-03-02 | 2006-09-14 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1984
- 1984-08-08 JP JP16497184A patent/JPS6143462A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006245226A (ja) * | 2005-03-02 | 2006-09-14 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP4659488B2 (ja) * | 2005-03-02 | 2011-03-30 | Okiセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
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