JPS6143366A - Data transfer system - Google Patents
Data transfer systemInfo
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- JPS6143366A JPS6143366A JP59165283A JP16528384A JPS6143366A JP S6143366 A JPS6143366 A JP S6143366A JP 59165283 A JP59165283 A JP 59165283A JP 16528384 A JP16528384 A JP 16528384A JP S6143366 A JPS6143366 A JP S6143366A
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- control circuit
- data
- memory
- circuit
- memory access
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- General Physics & Mathematics (AREA)
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- Communication Control (AREA)
Abstract
Description
【発明の詳細な説明】
（技術分野）
本発明はデータ転送方式に関し、特にダイレクトメモリ
アクセス機能を有する制御回路とダイレクトメモリアク
セス機能を有さない制御回路間のデータ転送を行う際の
データ転送方式に関する。Detailed Description of the Invention (Technical Field) The present invention relates to a data transfer method, and particularly to a data transfer method for transferring data between a control circuit having a direct memory access function and a control circuit not having a direct memory access function. Regarding.
（従来技術）
従来この種のダイレクトメモリアクセス機能によるデー
タ送受信は連続的にインタフェース回路内のメモリと行
われ、ダイレクトメモリア・クセス機能を有さない制御
回路は、該メモリの読出し書込みを行ってデータの送受
を行っている。そのためダイレクトメモリアクセスくよ
るデータ転送中は他の処理が中断されるという欠点があ
シ、データの中に転送バイト数および転送アドレスを指
定する必要があるという欠点があった。(Prior art) Conventionally, data transmission and reception using this type of direct memory access function was performed continuously with the memory in the interface circuit, and a control circuit that does not have the direct memory access function reads and writes data to the memory. sending and receiving. Therefore, there are disadvantages in that other processing is interrupted during data transfer using direct memory access, and in that it is necessary to specify the number of transfer bytes and transfer address in the data.
（発明の目的）
本発明の目的は、送信用メモリと受信用メモリと送信用
メモリ制御回路と受信用メモリ制御回路を設けることに
より上記欠点を除去し、転送データを分割してダイレク
トメモリアクセスによるデータ転送を時分割的に行い、
また転送バイト数を計数して送信用メモリと受信用メモ
リとに時分割的に転送データの書込み続出しを行うよう
にしたデータ転送方式を提供することにある。(Object of the Invention) An object of the present invention is to eliminate the above-mentioned drawbacks by providing a transmitting memory, a receiving memory, a transmitting memory control circuit, and a receiving memory control circuit, and to divide the transferred data by direct memory access. Perform data transfer in a time-sharing manner,
Another object of the present invention is to provide a data transfer method in which the number of transferred bytes is counted and transferred data is successively written in a transmitting memory and a receiving memory in a time-sharing manner.
（発明の構成）
本発明によれば、ダイレクトメモリアクセス機能を有す
る制御回路とダイレクトメモリアクセス機能を有さない
制御回路の間でデータ転送を行うデータ転送方式におい
て、送信用メモリと、受信用メモリと、送信用メモリ制
御回路と、受信用メモリ制御回路と、データ転送の状態
を記憶する状態レジスタと、転送データのバイト数を計
数する計数回路とから構成されるインタフェース回路を
備え、前記ダイレクトメモリアクセス機能を有する制御
回路は前記インタフェース回路との間は前記送信用メモ
リと受信用メモリのそれぞれに対し送受信データを分割
し該送受信データの書込み読出しをダイレクトメモリア
クセスにより時分割的に行い、前記インタフェース回路
とダイレクトメモリアクセス機能を有さない制御回路と
の間は前記受信用メモリと送信用メモリの内容を前記受
信用メモリ制御回路と送信用メモリ制御回路により順次
読出し書込みを行うことによりデータの転送を行うよう
になすことを特徴とするデータ転送方式が得られる。(Structure of the Invention) According to the present invention, in a data transfer method in which data is transferred between a control circuit having a direct memory access function and a control circuit not having a direct memory access function, a transmitting memory and a receiving memory are provided. and an interface circuit configured of a transmitting memory control circuit, a receiving memory control circuit, a status register that stores the status of data transfer, and a counting circuit that counts the number of bytes of transferred data, and the direct memory A control circuit having an access function divides the transmitted and received data between the interface circuit and the transmitting memory and the receiving memory respectively, writes and reads the transmitted and received data in a time-sharing manner by direct memory access, and connects the interface circuit to the interface circuit. Data is transferred between the circuit and a control circuit that does not have a direct memory access function by sequentially reading and writing the contents of the receiving memory and transmitting memory using the receiving memory control circuit and the transmitting memory control circuit. A data transfer method is obtained which is characterized in that it performs the following.
（実施例） 次に図面を参照して本発明について説明する。(Example) Next, the present invention will be explained with reference to the drawings.
図は本発明のデータ転送方式の一実施例を示すブロック
図である。同図において、ダイレクトメモリアクセス機
能を有する制御回路ｌはインタフェース回路３を介して
ダイレクトメモリアクセス機能を有さない制御回路２と
の間でデータ転送を行う。参照符号４はダイレクトメモ
リアクセス制御回路、参照符号ｉｏ、ｉｔはそれぞれプ
ロセッサ、メモリである。またインタフェース回路３は
前記制御回路１，２間でのデータ転送の状態を記憶する
状態レジスタ５と、送信用メモリ６と、受信用メモリ７
と、送信用メモリ制御回路８と、受信用メモリ制御回路
９と、転送データのバイト数を計数する計数回路１７と
を備える。なお参照符号１２．〜１６はそれぞれ複数の
信号線を示す。The figure is a block diagram showing an embodiment of the data transfer method of the present invention. In the figure, a control circuit 1 having a direct memory access function transfers data via an interface circuit 3 to a control circuit 2 having no direct memory access function. Reference numeral 4 is a direct memory access control circuit, and reference numerals io and it are a processor and a memory, respectively. The interface circuit 3 also includes a status register 5 for storing the status of data transfer between the control circuits 1 and 2, a transmission memory 6, and a reception memory 7.
, a transmission memory control circuit 8, a reception memory control circuit 9, and a counting circuit 17 for counting the number of bytes of transferred data. Note that reference numeral 12. -16 each indicate a plurality of signal lines.
ダイレクトメモリアクセス機能を有する制御回路１から
ダイレクトメモリアクセス機能を有さない制御回路２に
データを送信する場合、ダイレクトメモリアクセス制御
回路４は信号線１２を介して送信用メモリ制御回路８に
対してダイレクトメモリアクセスによるデータ送信要求
を出す。送信用メモリ制御回路８は該要求を受信すると
、状態レジスタ５をデータ転送要求中とし、ダイレクト
メモリアクセス制御回路４に対しダイレクトメモリアク
セスによるデータ転送が可能であることを示す応答信号
を信号線１２をブｒして返送する。ダイレクトメモリア
クセス制御回路４は該応答信号を受信するとダイレクト
メモリアクセスによりデータ転送を行うべきデータの１
バイトを信号線１２を介して送信用メモリ６へ転送する
と同時に送信用メモリ制御回路８に対しデータ転送開始
の信号を信号線１２により転送する。送信用メモリ制御
回路８は該信号に従い送信用メモリ６へ信号線１４によ
りデータの１バイトを書き込み、信号線１２を通じて状
態レジスタ５をダイレクトメモリアクセスによるデータ
転送中とする。送信用メモリ制御回路８は信号線１２を
介してダイレクトメモリアクセス制御回路４に対しデー
タ書込み終了を転送し、信号線１６を介して計数回路１
７のｉ送バイト数を計数する計数回路に１を加算する。When transmitting data from the control circuit 1 having a direct memory access function to the control circuit 2 not having a direct memory access function, the direct memory access control circuit 4 transmits data to the transmission memory control circuit 8 via the signal line 12. Issue a data transmission request using direct memory access. When the transmission memory control circuit 8 receives the request, it sets the status register 5 to a data transfer request, and sends a response signal to the signal line 12 to the direct memory access control circuit 4 indicating that data transfer by direct memory access is possible. Please send it back. Upon receiving the response signal, the direct memory access control circuit 4 transfers one of the data to be transferred by direct memory access.
At the same time as the byte is transferred to the transmission memory 6 via the signal line 12, a data transfer start signal is transferred to the transmission memory control circuit 8 via the signal line 12. The transmission memory control circuit 8 writes one byte of data to the transmission memory 6 via the signal line 14 in accordance with the signal, and sets the status register 5 to data transfer by direct memory access via the signal line 12. The transmission memory control circuit 8 transfers the completion of data writing to the direct memory access control circuit 4 via the signal line 12, and transfers the completion of data writing to the counting circuit 1 via the signal line 16.
Add 1 to the counting circuit that counts the number of bytes sent i.
ダイレクトメモリアクセス制御回路４は送信用メモリ制
御回路８からの１バイト転送終了を受信すると、他の処
理へ移行し、一時ダイレクトメモリアクセスによるデー
タ転送を中断する。その後、ダイレクトメモリアクセス
制御回路４は前記他の処理を終了すると、再び中断した
ダイレクトメモリアクセスによるデータ転送を開始し、
信号線ｌ２を介して送信用メモリ制御回路８ヘデータ転
送再開の信号を転送し、転送データの１バイトを信号線
１３を介してメモリ１１から送信用メモリ６へ転送する
。送信用メモリ制御回路８は前記データ転送再開の信号
に従い、信号線１４を介して転送データを送信用メモリ
６へ書き込み、計数回路１７を信号線１６を介して再び
１加算し、信号線１２を介してダイレクトメモリアクセ
ス制御回路４へ書込み終了を転送する。ダイレクトメモ
リアクセス制御回路４は該書込み終了信号により再びダ
イレクトメモリアクセスによるデータ転送を中断して他
の処理を実行する。以上の時分割による動作をダイレク
トメモリアクセスによるデータ転送が終了するまで繰り
返す。全データ転送が終了すると送信用メモリ制御回路
８は信号線１２を介シて状態レジスタ５をデータ転送終
了とし、転送バイト数を計数していた計数回路１７のカ
ウントを信号線１６を介して止め、信号線１３を介して
プロセッサ１０に対し転送データが有ることを指示する
。プロセッサ１０は該指示に従い計数回路１７の計数値
を送信用メモリ６のデータ読出し用アドレスとして送信
用メモリ６から転送データを順次１バイトずつ読み出し
て信号線１３を通じてメモリ１１へ書き込み、同時に計
数回路１７の計数値の１バイト読出し書込みの度に１減
算する。When the direct memory access control circuit 4 receives the completion of 1-byte transfer from the transmission memory control circuit 8, it shifts to other processing and temporarily suspends data transfer by direct memory access. Thereafter, when the direct memory access control circuit 4 finishes the other processing, it restarts the data transfer by the interrupted direct memory access,
A signal for restarting data transfer is transferred to the transmission memory control circuit 8 via the signal line 12, and one byte of transfer data is transferred from the memory 11 to the transmission memory 6 via the signal line 13. The transmission memory control circuit 8 writes the transfer data to the transmission memory 6 via the signal line 14 in accordance with the data transfer restart signal, causes the counting circuit 17 to increment the signal line 12 by 1 again via the signal line 16. The write completion information is transferred to the direct memory access control circuit 4 via the direct memory access control circuit 4. Direct memory access control circuit 4 interrupts data transfer by direct memory access again in response to the write end signal and executes other processing. The above time-division operation is repeated until data transfer by direct memory access is completed. When all data transfer is completed, the transmission memory control circuit 8 sends the status register 5 via the signal line 12 to indicate that the data transfer is complete, and stops the counting circuit 17 that was counting the number of transferred bytes via the signal line 16. , instructs the processor 10 via the signal line 13 that there is data to be transferred. In accordance with the instruction, the processor 10 uses the count value of the counting circuit 17 as a data reading address of the transmitting memory 6 and sequentially reads the transfer data one byte at a time from the transmitting memory 6 and writes it into the memory 11 through the signal line 13, and at the same time reads the transferred data from the transmitting memory 6 byte by byte. Each time a 1-byte count value is read or written, 1 is subtracted.
これを繰シ返し計数回路１７の計数値が零になるまで続
け、零になったとき全データの送信用メモリ６からプロ
セッサ１１への転送が終了する。送信用メモリ制御回路
８は計数回路１７の計数値が零となったことで信号線１
２を介して前記制御回路１から前記制御回路２へのデー
タの転送が終了したことをダイレクトメモリアクセス制
御回路４へ指示し、状態レジスタ５の状態をダイレフト
メ ゛モリアクセスによるデータ転送完了とす
る。This is repeated until the count value of the counting circuit 17 becomes zero, and when it becomes zero, the transfer of all data from the transmission memory 6 to the processor 11 is completed. When the count value of the counting circuit 17 becomes zero, the transmission memory control circuit 8 outputs the signal line 1.
2, it instructs the direct memory access control circuit 4 that the data transfer from the control circuit 1 to the control circuit 2 has been completed, and sets the state of the status register 5 to indicate that data transfer by direct memory access is complete.
なお以上の説明はダイレクトメモリアクセス機能を有す
る制御回路１からダイレクトメモリアクセス機能を有さ
ない制御回路２へのデータ送信について行ったが、前記
制御回路２から前記制御回路１へのデータ送信は上述の
逆動作により行われるので詳細説明を省略する。Note that the above explanation was about data transmission from the control circuit 1 having a direct memory access function to the control circuit 2 not having a direct memory access function, but the data transmission from the control circuit 2 to the control circuit 1 is as described above. Since this is performed by the reverse operation of , detailed explanation will be omitted.
（発明の効果）
本発明のデータ転送方式は以上説明したように、ダイレ
クトメモリアクセス機能を有する制御回路からダイレク
トメモリアクセス機能を有さない制御回路との間でデー
タの送受信を行う場合、データ転送状態を記憶する状態
レジスタと送信用メモる計数回路とを備えることにより
ダイレクトメモリアクセスによるデータ転送を時分割に
行い転送バイト数を計数する計数回路を送信用メモリと
受信用メモリのアドレスに利用するので、ダイレクトメ
モリアクセス機能によるデータ転送時の他の処理の中断
をなくする効果があ）、またデータ中に転送バイト数お
よび転送アドレスの指定を不要・とする効果がある。(Effects of the Invention) As explained above, the data transfer method of the present invention is effective when transmitting and receiving data between a control circuit having a direct memory access function and a control circuit not having a direct memory access function. By being equipped with a status register that stores the status and a counting circuit that memorizes data for transmission, data transfer by direct memory access is performed in a time-sharing manner, and the counting circuit that counts the number of transferred bytes is used for the addresses of the sending memory and receiving memory. This has the effect of eliminating the interruption of other processes during data transfer due to the direct memory access function), and also eliminates the need to specify the number of transfer bytes and transfer address in the data.
図は本発明のデータ転送方式の一実施例を示すブロック
図である。
図において、１・・・・・・ダイレクトメモリアクセス
機能を有する制御回路、２・・・・・・ダイレクトメモ
リアクセス機能を有さない制御回路、３・・・・・・イ
ンタフェース回路、４・・・・・・ダイレクトメモリア
クセス制御回路、５・・・・・・状態レジスタ、６・・
・・・・送信用メモリ、７・・・・・・受信用メモリ、
８・・・・・・送信用メモリ制御回路、９・・・・・・
受信用メモリ制御回路、１０・・・・・・プロセッサ、
１１・・・・・・メモ１ハ １２，１３゜１４．１５．
１６・・・・・・信号線、１７・・・・・・計数回路。The figure is a block diagram showing an embodiment of the data transfer method of the present invention. In the figure, 1... a control circuit having a direct memory access function, 2... a control circuit not having a direct memory access function, 3... an interface circuit, 4... ... Direct memory access control circuit, 5 ... Status register, 6 ...
... Memory for sending, 7... Memory for receiving,
8... Memory control circuit for transmission, 9...
reception memory control circuit, 10...processor,
11...Memo 1c 12,13゜14.15.
16... Signal line, 17... Counting circuit.
Claims (1)
レクトメモリアクセス機能を有さない制御回路の間でデ
ータ転送を行うデータ転送方式において、送信用メモリ
と、受信用メモリと、送信用メモリ制御回路と、受信用
メモリ制御回路と、データ転送の状態を記憶する状態レ
ジスタと、転送データのバイト数を計数する計数回路と
から構成されるインタフェース回路を備え、前記ダイレ
クトメモリアクセス機能を有する制御回路は前記インタ
フェース回路との間は前記送信用メモリと受信用メモリ
のそれぞれに対し送受信データを分割し該送受信データ
の書込み読出しをダイレクトメモリアクセスにより時分
割的に行い、前記インタフェース回路とダイレクトメモ
リアクセス機能を有さない制御回路との間は前記受信用
メモリと送信用メモリの内容を前記受信用メモリ制御回
路と送信用メモリ制御回路により順次読出し書込みを行
うことによりデータの転送を行うようになすことを特徴
とするデータ転送方式。In a data transfer method in which data is transferred between a control circuit with a direct memory access function and a control circuit without a direct memory access function, a memory for transmission, a memory for reception, a memory control circuit for transmission, and a memory control circuit for reception are used. The interface circuit includes a memory control circuit, a status register that stores the state of data transfer, and a counting circuit that counts the number of bytes of transferred data, and the control circuit having the direct memory access function is connected to the interface circuit. During this period, the transmitted and received data is divided into the transmitting memory and the receiving memory, and the writing and reading of the transmitted and received data is performed in a time-sharing manner by direct memory access, and the interface circuit and the control without direct memory access function are used. Data is transferred between the data and the circuit by sequentially reading and writing the contents of the receiving memory and the transmitting memory by the receiving memory control circuit and the transmitting memory control circuit. Transfer method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165283A JPS6143366A (en) | 1984-08-07 | 1984-08-07 | Data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165283A JPS6143366A (en) | 1984-08-07 | 1984-08-07 | Data transfer system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143366A true JPS6143366A (en) | 1986-03-01 |
Family
ID=15809384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165283A Pending JPS6143366A (en) | 1984-08-07 | 1984-08-07 | Data transfer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143366A (en) |
-
1984
- 1984-08-07 JP JP59165283A patent/JPS6143366A/en active Pending
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