JPS614271A - Memory cell - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、広くはダイナミック・ランダム・アクセス
・メモリ（以下ＤＲＡＭ　と略記する）セルに関し、特
にセルの記憶用キャパシタが半導体基板中に形成した溝
領域内に配置されてなるＤＲＡＭセルに関するものであ
る。さらに詳しくは、この発明は、基板が濃くドープさ
れて、その濃くドープされた領域が記憶用キャパシタの
対向電極を形成し、一方、上記溝領域内に配置され濃く
ド−プされた多結晶プラグ領域が記憶用キャノくシタの
電極を形成するよ与にした１’）　Ｒ，Ａ　Ｍセルに係
るものである、このＴ）ＲＡＭセルは、記憶用キャノく
シタに整合して配置された１個のアクセス用トランジス
タを含んでなる。記憶用キャノくシタの電極は直接、ア
クセス用トランジスタのソースに接続される。[Detailed Description of the Invention] [Industrial Application Field] The present invention generally relates to dynamic random access memory (hereinafter abbreviated as DRAM) cells, and particularly relates to dynamic random access memory (hereinafter abbreviated as DRAM) cells, and particularly to dynamic random access memory (DRAM) cells in which storage capacitors are formed in semiconductor substrates. The present invention relates to a DRAM cell arranged in a trench region. More particularly, the invention provides that the substrate is heavily doped, the heavily doped region forming the counter electrode of the storage capacitor, while the heavily doped polycrystalline plug is disposed within the trench region. This T) RAM cell relates to a 1') R, A M cell whose regions are provided to form the electrodes of the storage canister. access transistors. The electrode of the storage capacitor is directly connected to the source of the access transistor.

〔従来技術〕[Prior art]

近年の技術文献では、より高い集積密度を追求する°゛
１１デバイスモリセルが強調さｎている。Recent technical literature has emphasized the 11-device Molycell in pursuit of higher integration density.

たいていの場合、メモリセルの高集積密度は、アクセス
用トランジスタと記憶用キャノζシタとを隣接させ、以
てセルの領域を低減しつつ記憶用のキャパシタンスを高
めることにより達成される。In most cases, high integration density of memory cells is achieved by placing access transistors and storage capacitors adjacent, thereby increasing storage capacitance while reducing cell area.

さて、１９７８年に東京で開催された第１０回置体デバ
イス会議の会報（日本応用物理学会誌、増補版１８−１
．３５〜４２ページ）に掲載の、Ｋ、コバヤシらによる
、°°新規な、高濃度の重ねらシタキャパシタをもツＭ
Ｏ８ＲＡＭ　（Ｎｏｖｅｌ　ｌ−１ｉｇｈＤｅｎ１−１
ｉ、５ｔａｃｋｅｄ　Ｃａｐａｃｉｔｏｒ　ＮＯ８ＲＡ
Ｍ）　”と題する論文には、対応するアクセス用トラン
ジスタの上部に重ねられたキャパシタを使用するＤＥＬ
ＡＭセルが記載されている。しかし、このセルは、その
積重ね構造のために、３個の多結晶シリコン層を使用す
る必要があり、このためセルの表面の位相幾何的構造が
複雑になるとともに製造処理が困難であった。それに加
えて、重ねられたキャパシタは、ドーパントの輪郭が形
成された後に製造されるので、浅い拡散領域の輪郭をつ
くり出すことが困郵であった。但し、上述の要因を別と
するならば、キャパシタの構造がアクセス用トランジス
タに整合していることと、アクセス用トランジスタのソ
ースがキャパシタの電極に直接接続されていることによ
り、この構造は注目に値する。Now, the newsletter of the 10th Conference on Placement Devices held in Tokyo in 1978 (Journal of the Japanese Society of Applied Physics, expanded edition 18-1)
．． A novel high-concentration stacked capacitor by K. Kobayashi et al.
O8RAM (Novel l-1ightDen1-1
i, 5tacked Capacitor NO8RA
The paper entitled ``M)'' describes a DEL using a capacitor stacked on top of the corresponding access transistor.
AM cells are described. However, this cell required the use of three polycrystalline silicon layers due to its stacked structure, which complicated the topology of the surface of the cell and made the manufacturing process difficult. In addition, since stacked capacitors are manufactured after the dopant profile is formed, it has been difficult to create a shallow diffusion region profile. However, apart from the factors mentioned above, this structure is notable because the structure of the capacitor matches the access transistor and the source of the access transistor is directly connected to the capacitor electrode. Worth it.

また、１９８３年４月に発行された、ＩＥＥＥエレクト
ロン・デバイスｅレターズ（ＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅ　Ｌｅｉｔｅｒｓ　）　Ｖｏｌ　、　Ｂ　Ｄ　６−
４、ＮＯ，４，９０〜９１ページに掲載の、Ｈ，スナミ
らによる６メガビツト・ダイナミックＭｏＳメモリ用の
波形キャパシタ・セル（ａ　ＣＯｒｒｕｇａｔｅｄ　Ｃ
ａｐ、ａｃｉｔｏｒＣｅ、１ｌｆｏｒ　Ｍｅｇａｂｉｔ
　Ｄｙｐａｍｉｃ　ＮＯ８Ｍｅｍｏｒｉｅｓ　）　’と
題する論文には、基板内に延長され環状にエツチングさ
れた記憶用キャパシタによって特徴づけられるよりな１
デバイスメモリセルが示されている。In addition, IEEE Electron Device e-letters (ElectronDevi) published in April 1983
ce Leiters) Vol, BD 6-
4, No. 4, pp. 90-91, by H. Sunami et al.
ap, acitorCe, 1lfor Megabit
The paper entitled ``Dypamic NO8Memories'' describes a more unique structure characterized by annularly etched storage capacitors extending into the substrate.
Device memory cells are shown.

その論文の技術によれば、セルのサイズを拡大させるこ
となく記憶用キャパシタンスの増大をｕかることができ
る。そして構造的には、記憶用キャパシタはアクセス用
トランジスタに並ぶように配置さｎる。エツチングされ
た周縁部Ｊｄ　Ｓ　ｉ　Ｏ□／Ｓｉ３Ｎ４／ＳｉＯ２の
３重層で絶縁され、多結晶シリコンで充填されてキャパ
シタの一方のプレートを形成する。しかし、周縁部の周
囲にはデプリーション領域が形成されているため、その
多結晶シリコンキャパシタ電極に正の電圧が加えられる
ときに、突接は現象（ｐｕｎｃｈｔｈｒｏｕｇｈ　）を
防止するためには周縁部の間にわずかの隙間が必要であ
る。この事実は、デバイスの集積密度の上昇を妨げるこ
とになる。さらに、構造上、ソースとドレインの拡散領
域と、周縁部内に配置された多結晶物質との間に直接接
続されていない。The technique in that paper allows for increased storage capacitance without increasing the size of the cell. Structurally, the storage capacitor is arranged alongside the access transistor. The etched periphery Jd is insulated with a triple layer of SiO□/Si3N4/SiO2 and filled with polycrystalline silicon to form one plate of the capacitor. However, since a depletion region is formed around the periphery, when a positive voltage is applied to the polycrystalline silicon capacitor electrode, it is necessary to prevent the phenomenon of punchthrough between the periphery. A small gap is required. This fact hinders the increase in device integration density. Additionally, due to the structure, there is no direct connection between the source and drain diffusion regions and the polycrystalline material located within the periphery.

米国特許第４３９７０７５号には、半導体基板内にエツ
チングされた井戸領域にドレイン拡散領域を延長するこ
とによってキャパシタンスを高めるようにした１デバイ
スメモリセルが示されている。しかしこの構成ではキャ
パシタ素子が分離して形成されておらず、キャパシタン
スの増大はドレインのｐｎ接合領域を拡げた結果得られ
たものである。U.S. Pat. No. 4,397,075 shows a one device memory cell in which capacitance is increased by extending a drain diffusion region into a well region etched into a semiconductor substrate. However, in this configuration, the capacitor element is not formed separately, and the increase in capacitance is obtained as a result of expanding the pn junction region of the drain.

米国特許第４３２７４７６号には、溝領域内に配置され
たキャパシタ電極を組み込んでなる１デバイスメモリが
開示されている。この構成では、キャパシタ電極がソー
スとドレインの拡散領域と並置され、その拡散領域とは
絶縁され離隔された関係にある。しかし、溝領域内のキ
ャパシタ電極と、ソース及びドレインの拡散領域との間
に接続がはかられていない。US Pat. No. 4,327,476 discloses a one-device memory incorporating a capacitor electrode located within a trench region. In this configuration, the capacitor electrode is juxtaposed with the source and drain diffusion regions and is insulated and spaced apart from the diffusion regions. However, no connection is made between the capacitor electrode in the trench region and the source and drain diffusion regions.

米国特許第４２２５９４５号には、■溝状に非等方的に
エツチングされた、１デバイスメモリセル用の記憶セル
が示されている。この構成では、覆さるように形成され
たキャパシタプレート上に電圧を加えることによってつ
くり出された反転領域がキャパシタのもう一方のプレー
トの役割を果たす。そしてアクセス用トランジスタのド
レインがその反転領域であり、キャパシタ領域を増大さ
せるために■溝形状を利用することによってキャパシタ
ンスが高められる。U.S. Pat. No. 4,225,945 shows a storage cell for a one-device memory cell that is anisotropically etched in the form of a trench. In this configuration, an inversion region created by applying a voltage on an overlapping capacitor plate serves as the other plate of the capacitor. The drain of the access transistor is its inversion region, and the capacitance is increased by using the trench shape to increase the capacitor area.

米国特許第４１１６７２０号には、デバイスの接合キャ
パシタンスを増大させることによりキャパシタンスを高
めるようにした構成が開示されている。この構成では、
アクセス用トランジスタのソースがドレイン上に配置さ
れているが、分離用の溝を設けたキャパシタは存在しな
い。U.S. Pat. No. 4,116,720 discloses an arrangement that increases capacitance by increasing the junction capacitance of the device. In this configuration,
The source of the access transistor is placed over the drain, but there is no capacitor with an isolation trench.

ＩＢＭテクニカル・ディスクロジャ・プレテ１ン（Ｔｅ
ｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔ
ｉｎ　：以下ＴＤＢと略記する）Ｖｏｌ、１６、Ｎｏ、
５．１９７３年１１月、１６９８ページの°′高集積密
度単一デバイスメモリセル（Ｈｉｇｈ−Ｄｅｎｓｉｔｙ
　Ｓｉｎｇｌｅ−Ｄｅｖｉｃｅ４　　　　　　　　　Ｍ
ｅｍｏｒｙ　Ｃｅ１ｌ　）　”と題する■−，バーンン
（Ｂａｒｓｏｎ）他の論文には、記憶用キャパシタがア
クセス用デバイス上に配置さ扛てなるメモリセルが記載
されている。この構成においては、記憶用キャパシタの
一方のプレートが、アクセス用トランジスタのソースと
ドレインとに接続されている。しかし、基板中の溝領域
内に形成されたキャパシタは存在しない。IBM Technical Disclosure Preface (Te)
Chnical Disclosure Bullet
in: hereinafter abbreviated as TDB) Vol, 16, No.
5. High-Density Single Device Memory Cell, November 1973, page 1698
Single-Device4M
A paper by Barson et al. entitled ``Emory Ce1l'' describes a memory cell in which a storage capacitor is disposed on an access device. In this configuration, the storage capacitor is One plate is connected to the source and drain of the access transistor, but there is no capacitor formed in the trench region in the substrate.

そｎと類似する構成が、ＩＢＭ　　ＴＤＢ　　Ｖｏｌ。A configuration similar to that is IBM TDB Vol.

１５、Ｎｏ、　１２．１９７３年５月、３５８５ページ
、Ｗ、Ｍ、スミス（Ｓｍ１ｔｈ　）、Ｊｒ、によるパ垂
直方向の１デバイスメモリセル（Ｖｅｒｔｉｃａｌ　Ｏ
ｎｅ　−Ｄｅｖｉｃｅ　Ｍｅｍｏｙ　Ｃｅ口）″と題す
る論文に掲載されている。この構成においては、セルの
キャパシタが、アクセス用トランジスタ上に垂直に重ね
られた２個の多結晶シリコンまたは金属の層から形成さ
れている。また、ソースとドレインの拡散領域は直接キ
ャパシタプレートの一方に接続さｆている。しかし、や
はり基板内に形成さ九た溝領域のキャパシタが存在しな
い。15, No. 12. May 1973, page 3585, Vertical One Device Memory Cell by W. M. Smith, Jr.
In this configuration, the cell capacitor is formed from two polycrystalline silicon or metal layers stacked vertically over the access transistor. Also, the source and drain diffusion regions are connected directly to one of the capacitor plates.However, there is still no trench region capacitor formed in the substrate.

ＩＢＭ　ＴＤＢ　Ｖｏｌ、１８、Ｎｏ、１０．１９７６
年３月、３２８８ページ、８　、Ａ、アバス（Ａｂｂａ
ｓ）他による゛メモリセル構造（Ｍｅｍｏｒｙ　Ｃｃｌ
　１Ｓｔｒｕｃｔｕｒｅ　）と題する論文には、例えば
記憶ノードの拡散領域の下方の基板にドーピングして接
合キャパシタンスを増大することによりセルのキャパシ
タンスを高めるようにした１デバイスメモリセルが掲載
されている。しかし、やはり溝領域のキャパシタが示さ
ｎていない。IBM TDB Vol, 18, No. 10.1976
March, 3288 pages, 8, Abba, A.
s) Memory cell structure (Memory Ccl) by et al.
1Structure) describes a one-device memory cell in which the capacitance of the cell is increased by, for example, doping the substrate below the diffusion region of the storage node to increase the junction capacitance. However, again, the capacitor in the trench region is not shown.

ＩＢＭ　ＴＤＢ　Ｖｏｌ　、　２５、Ｎｏ、７．１９８
２年７月、５９３ページ、パ高度集積１デバイスメモリ
セル（Ｖｅｒｙ　Ｄｅｎｓｅ　Ｏｎｅ　−Ｊ）ｅｖｉｃ
ｃ　Ｍｅｍｏｒｙ　Ｃｅ１ｌ）”と題するＣ、Ｇ、ジャ
ンボツカ（Ｊａｍｌ）ｏｔｋａｒ）の題文には、ドレイ
ン拡散領域が溝領域の周縁に形成さｎてなる１デバイス
メモリセルが示さガている。IBM TDB Vol. 25, No. 7.198
July 2, 593 pages, Very Dense One-J EVIC
The text by C. G. Jaml otkar entitled ``C Memory Cell'' describes a one-device memory cell in which a drain diffusion region is formed at the periphery of a trench region.

この構成では、溝領域の内部は絶縁層で覆われ、残りの
空部はポリイミド、多結晶シリコンまたは５１０２で充
填さする。しかし、セルに溝領域が形成さルているけｎ
ども、そこにはキャパシタが独立に形成さｎていない。In this configuration, the interior of the trench region is covered with an insulating layer and the remaining void is filled with polyimide, polycrystalline silicon, or 5102. However, if a groove region is formed in the cell,
However, a capacitor is not formed independently there.

すなわち、そこに示さｎている構造は接合キャパシタン
スを増大させるためにドレイン拡散領域を延長したもの
にすぎない。That is, the structure shown therein is simply an extension of the drain diffusion region to increase junction capacitance.

以上から、上述のプまざまな従来例には、キャパシタを
溝領域内に形成し、アクセス用デバイスをキャパシタの
垂直上方に配置したようなメモリセルが提示さｆていな
いことが見てとれよう。また、キャパシタとアクセス用
トランジスタとを縦方向に一体化させてなる従来の構成
においてに、キャパシタが、製造処理上の困難のみでな
く、表面の位相幾何的構造が複雑になる、という欠点を
も蔵している。その他に、溝領域が形成されている場合
には、その溝領域がソース・ドレイン拡散領域とは隣接
し絶縁して配置されているために、突状は現象を防止す
るべく最小の距離を維持しなくてはならない、という事
実によって集積密度が限定されてし捷う。さらにまた、
濃くドープされた基板は隣接し互いに等しい複数のメモ
リセルに対して共通のキャパシタ電極として作用するの
だけｎども、そのような濃くドープされた基板について
従来の文献には何ら記載さ扛ていないのである。From the above, it can be seen that the various conventional examples described above do not present a memory cell in which a capacitor is formed in a trench region and an access device is placed vertically above the capacitor. . In addition, in the conventional configuration in which the capacitor and the access transistor are integrated in the vertical direction, the capacitor has the drawbacks of not only manufacturing process difficulties but also a complicated topological structure of the surface. It is in storage. In addition, if a trench region is formed, the trench region is placed adjacent to and insulated from the source/drain diffusion region, so the protrusions maintain a minimum distance to prevent this phenomenon. The fact that they have to do so limits the density of their accumulation. Furthermore,
Although a heavily doped substrate acts as a common capacitor electrode for a plurality of adjacent and equal memory cells, there is no mention of such a heavily doped substrate in the prior literature. be.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

この発明の主な目的は、セルのＦＥＴアクセス用トラン
ジスタがセルのキャパシタ上に整合配置さｎてなるよう
なりＲＡＭセルを１が供することにある。The main object of the invention is to provide a RAM cell 1 in which the cell's FET access transistor is aligned over the cell's capacitor.

この発明の別の目的は、セルのキャパシタの一方の電極
が、基板とは絶縁関係となるように＋ｆ！Ｉｔ隔さ扛て
下方の半導体基板内の溝領域中に形成されてなるような
りＲＡＭセルを］Ｊ１１供することにある。Another object of the present invention is to provide +f! so that one electrode of the capacitor of the cell is insulated from the substrate. A RAM cell is formed in a trench region in the underlying semiconductor substrate, spaced apart from it.

このとき基板自体がキャパシタの他方の電極の役目を果
たす。At this time, the substrate itself serves as the other electrode of the capacitor.

この発明のさらに別の目的ｋｔ　、Ｆ　Ｅ　Ｔアクセス
用トランジスタのソースが、溝領域内に配置されたキャ
パシタ電極に直接接続されてなるＩ’）　ＲＡ　Ｍセル
を提供することにある。Yet another object of the invention is to provide a RAM cell (I') in which the source of the FET access transistor is directly connected to a capacitor electrode located in the trench region.

この発明のさらに別の目的は、ＦＥＴアクセス用トラン
ジスタの面積が溝領域の面積とほぼ等しいようなりＲＡ
Ｍセルを提供することにある。Still another object of the present invention is to make the area of the FET access transistor approximately equal to the area of the trench region so that the RA
The aim is to provide M cells.

この発明のさらに別の目的は、セルの集積密度が突抜は
現象への配慮のために限定さｎないようなりＲＡＭセル
を提供することにある。Yet another object of the invention is to provide a RAM cell in which the integration density of the cells is not limited due to consideration of breakthrough phenomena.

〔問題点を解決するだめの手段〕[Failure to solve the problem]

この発明は、ＦＥＴアクセス用トランジスタと、半導体
基板内の溝領域中に形成された記憶用キャパシタとを利
用するＤＲＡＭに関するものである。The present invention relates to a DRAM that utilizes FET access transistors and storage capacitors formed in trench regions in a semiconductor substrate.

キャパシタの対向電極は、十分に導電性にすべく濃くド
ープされた基板の領域によって与えられる。The counter electrode of the capacitor is provided by a region of the substrate that is heavily doped to make it sufficiently conductive.

記憶用キャパシタの電極は添〈ドープされた多結晶シリ
コンから形成さ扛、その電極は基板とは絶縁関係にある
ように、基板内に形成さ扛た溝領域に配置される。ＦＥ
Ｔアクセス用トランジスタは溝領域の上方に整合配置さ
ｎｌそのトランジスタのソース電極以外は基板とキャパ
シタ電極とから電気的に絶縁される。アクセス用トラン
ジスタのソースは直接キャパシタの電極に接続さｎる。The electrodes of the storage capacitor are formed from doped polycrystalline silicon and are disposed in a trench region formed in the substrate so as to be insulative from the substrate. FE
The T access transistor is aligned above the trench region and is electrically isolated from the substrate and capacitor electrode except for the transistor's source electrode. The source of the access transistor is directly connected to the electrode of the capacitor.

さらに、アクセス用トランジスタは再結晶させた多結晶
シリコンからなり、他のアクセス用トランジスタからは
電気的に絶縁さｎる。アクセス用トランジスタは多結晶
シリコンのグーｌ−を有し、そのゲートにはＤＲＡＭセ
ルのアレイのワードラインが接続される。また、ＦＥＴ
アクセス用トランジスタのドレインはアレイの他のＤ　
Ｈ，Ａ　Ｍセルのドレインに同様に接続されたビットラ
インに接続される。そして、アクセス用トランジスタに
適当なワードライン電圧とビットライン電圧とを加える
ことにより、記憶用キャパシタに２進情報を書き込みあ
るいは読み出しが可能となる。Further, the access transistor is made of recrystallized polycrystalline silicon and is electrically isolated from other access transistors. The access transistor has a polycrystalline silicon gate to which the word line of the array of DRAM cells is connected. Also, FET
The drain of the access transistor is connected to the other D in the array.
H, A Connected to the bit line which is also connected to the drain of the M cell. By applying appropriate word line and bit line voltages to the access transistors, binary information can be written to or read from the storage capacitor.

この発明のＤＲＡＭセルは、ｎチャネルとｎチャネルの
双方のタイプのアクセス用トランジスタを用いて実施す
ることができる。このとき、ソース領域とドレイン領域
の導電タイプが、キャパシタ電極として使用さｎる多結
晶シリコンの導電タイプを支配する。DRAM cells of the present invention can be implemented using both n-channel and n-channel access transistor types. At this time, the conductivity type of the source region and the drain region governs the conductivity type of the polycrystalline silicon used as the capacitor electrode.

この発明のＤＲＡＭセル構造を製造するための技術もま
た開示さｎる。その技術には、多結晶半導体を単結晶に
変換するための再結晶工程が含ま扛る。この工程により
、アクセス用トランジスタの、他のデバイスからの全体
的な電気的絶縁がはかられる。こうして出来上がった構
造は、良好な位相幾何的表面構造を持つことに加えて、
高集積密朋のアレイ構造を実現することが可能である。Techniques for manufacturing the DRAM cell structure of the present invention are also disclosed. The technology involves a recrystallization process to convert polycrystalline semiconductors into single crystals. This step provides overall electrical isolation of the access transistor from other devices. In addition to having a good topological surface structure, the resulting structure has
It is possible to realize a highly integrated dense array structure.

その集積密度は、セルに溝領域内のキャパシタを組み込
んだ、という事実によって低下させられることはないし
、また従来の溝領域内のキャパシタのように、突抜は現
象を防止すべく最小限の隙間を保つ、という必要もない
。Its integration density is not reduced by the fact that the cell incorporates a capacitor in the trench region, and like the traditional capacitor in the trench region, the punch-out requires a minimum gap to prevent the phenomenon. There's no need to keep it.

〔実施例〕〔Example〕

以下の説明では、アクセス用トランジスタ２はソース電
極とドレイン電極をもつものとして特徴づけられる、そ
してここでは便宜上、ドレイン電極が、メモリアレイの
ビットラインに接続された電極であるとする。In the following description, the access transistor 2 will be characterized as having a source electrode and a drain electrode, and for convenience it will be assumed here that the drain electrode is the electrode connected to the bit line of the memory array.

第１図を参照すると、アクセス用トランジスタ２が記憶
用キャパシタ３の上部にｌねら扛てなる３次元Ｔ’）　
ＲＡ　Ｍセル１の断面図が示されている。Referring to FIG. 1, the access transistor 2 is placed on top of the storage capacitor 3 (3-dimensional T').
A cross-sectional view of a RAM cell 1 is shown.

記憶用キャパシタ４は多結晶シリコンまたは他の適当な
物質からなるプラグ４から形成されており、そのプラグ
４は溝領域５中に配置されている。溝領域５はＰ＋シリ
コンまたｉ他の適当な半導体物質からなる濃くドープさ
れた基板６にエツチングにより形成さ扛たものである。The storage capacitor 4 is formed from a plug 4 of polycrystalline silicon or other suitable material, which plug 4 is located in the trench region 5. The trench region 5 is etched into a heavily doped substrate 6 of P+ silicon or other suitable semiconductor material.

基板６は、例えば単結晶でもよく、多結晶でもよく、あ
るいは十分な導電性をもつアモルファス半導体であって
もよい。ここで基板６に要求さｎ、る唯一の条件は、そ
れが十分に導電性である、ということである。第１図に
おいては、多結晶プラグ４が、高誘電率をもつ絶縁層７
により基板６とは離隔されている。The substrate 6 may be, for example, single crystal, polycrystalline, or amorphous semiconductor with sufficient conductivity. The only condition required of the substrate 6 here is that it be sufficiently conductive. In FIG. 1, a polycrystalline plug 4 is connected to an insulating layer 7 having a high dielectric constant.
It is separated from the substrate 6 by.

層７は２酸化シリコンなどの高誘電率をもつ単一の絶縁
層で形成してもよく、２酸化シリコン、２窒化シリコン
及び２酸化シリコンという複合層で形成してもよい。Layer 7 may be formed of a single insulating layer with a high dielectric constant, such as silicon dioxide, or may be formed of a composite layer of silicon dioxide, silicon dinitride, and silicon dioxide.

アクセス用トランジスタ２は、ノース８と、ドレイン９
と、チャネル領域１０と、ゲート電極１１とからなり、
記憶用キャパシタ３の上方（第１図）に配置さｎて、２
酸化シリコンのような絶縁１　　　　、ヵ、６＆Ｂｉ１
２によっ□１，４１ヤヤｙ：　７　ｐ　３カ、ら絶縁さ
ｎている。アクセス用トランジスタ２のソース８、ドレ
イン９及びチャネル１０はシリコンまたは他の適当な半
導体物質のような半導体の層として形成されており、そ
の層ははじめに２酸化シリコンの絶縁層１２の存在によ
り多結晶シリコンの層として形成されたものである。し
かるに、この、はじめに多結晶シリコンとして付着さ九
た多結晶層には、多結晶シリコンを単結晶シリコンに変
換するための再結晶工程が施さｎる。The access transistor 2 has a north terminal 8 and a drain terminal 9
, a channel region 10, and a gate electrode 11,
2 is placed above the storage capacitor 3 (FIG. 1).
Insulation such as silicon oxide 1, Ka, 6 & Bi1
2 by □1,41 y: 7 p 3 power, and are insulated. The source 8, drain 9 and channel 10 of the access transistor 2 are formed as a layer of semiconductor, such as silicon or other suitable semiconductor material, which layer is first made polycrystalline by the presence of an insulating layer 12 of silicon dioxide. It is formed as a layer of silicon. However, this polycrystalline layer, initially deposited as polycrystalline silicon, is subjected to a recrystallization step to convert the polycrystalline silicon to single crystal silicon.

第１図において、アクセス用トランジスタ２のソー７８
は、記憶用キャパシタ３の一方の電極を形成するプラグ
４に直接接続される。そして基板６が、記憶用キャパシ
タ３の対向電極をなす。特に１′）ＲＡＭセル１のよう
なメモリセルのアレイにあっては、基板６がすべてのセ
ルの共通の対向電極をなす。In FIG. 1, the saw 78 of the access transistor 2
is directly connected to the plug 4 forming one electrode of the storage capacitor 3. The substrate 6 forms a counter electrode of the storage capacitor 3. Particularly 1') In an array of memory cells, such as the RAM cell 1, the substrate 6 forms the common counter-electrode of all the cells.

第１図において、ソース８とドレイン９とチャネル領域
１０とが形成さｎてなる再結晶領域は、２酸化シリコン
などの絶縁物からなる絶縁層１３によって、他のＤＲＡ
Ｍセル１の再結晶領域から絶縁さ扛る。最後に、ゲート
電極１１をと９囲む絶縁物の層１５を貫通して、アルミ
ニウムまたは別の適当な導電物質からなる金属線１４が
ドレイン領域９に接続される。この金属線１／１はＤＩ
（ＡＭＭセル１ビットラインの役割を果たす。尚、層１
５は２酸化シリコンまたは別の適当な絶縁物質で形成す
ることができる。また、第１図の構造においては、ゲー
ト電極１１はＩ）ＲＡ　Ｍセル１をオン・オフさせるた
めのものであり、ゲート電極１１はこのスイッチングを
可能ならしめる適当な電位を与えるためのワードライン
に接続さｎている。In FIG. 1, a recrystallized region formed by a source 8, a drain 9, and a channel region 10 is protected from other DRAs by an insulating layer 13 made of an insulator such as silicon dioxide.
It is insulated from the recrystallized region of M cell 1. Finally, a metal line 14 made of aluminum or another suitable conductive material is connected to the drain region 9 through the layer 15 of insulator surrounding the gate electrode 11 . This metal wire 1/1 is DI
(Plays the role of AMM cell 1 bit line. Note that layer 1
5 may be formed of silicon dioxide or another suitable insulating material. In the structure shown in FIG. 1, the gate electrode 11 is used to turn on and off the I) RAM cell 1, and the gate electrode 11 is used as a word line to provide an appropriate potential to enable this switching. connected to.

第１図に示したＤＲＡＭセル１は、ソース８とドレイン
９とが、高い導電性または高いｎ″−型の導電性を実現
するのに十分な濃度のｎ型導電型のドーパントを再結晶
層に導入することにより形成さｎてなる、という点にお
いてｎチャネルデバイスである。The DRAM cell 1 shown in FIG. 1 has a source 8 and a drain 9 coated with a recrystallized layer of n-type conductivity dopants at a concentration sufficient to achieve high conductivity or high n''-type conductivity. It is an n-channel device in that it is formed by introducing n.

ゲート電極】１とプラグ４はともに多結晶性をもち、と
もにｎ＋導電性を示す。一方、チャネル領域１０は、再
結晶領域を薄くドープさｎ、たｐ−導電型にするのに十
分な濃度の、例えばほう素などのｐ型ドーパントを再結
晶領域に導入したことにより、ｐ−導電型を示す。基板
６はｐ＋導電型を示し、この性質により基板６が記憶用
キャパシタ３の対向電極として作用することが可能とな
る。Gate electrode] 1 and plug 4 both have polycrystalline properties and both exhibit n+ conductivity. Channel region 10, on the other hand, is formed by introducing into the recrystallized region a p-type dopant, such as boron, at a sufficient concentration to make the recrystallized region lightly doped n, p-type. Indicates conductivity type. The substrate 6 exhibits p+ conductivity type, and this property allows the substrate 6 to act as a counter electrode of the storage capacitor 3.

尚、ここで注意しておきたいのは、上述の導電型をすべ
てｐ型とｎ型とで置換しても、同様に使用可能な１１　
ＲＡ　Ｍセルが得ら九る、ということである、このとき
必要な唯一の変更は、デバイスをターンオンさせるため
の電圧を＋５ボルトがら０ボルトにする、ということで
ある、このことは、以下でＤ　１１．　Ａ　Ｍセル１の
作用を説明するときに明らかになるであろう。It should be noted here that even if all the conductivity types mentioned above are replaced with p-type and n-type, the 11
The only change needed is to change the voltage to turn on the device from +5 volts to 0 volts, which will be explained below. D11. This will become clear when the operation of the AM cell 1 is explained.

第２図は第１図のＤＲＡＭセル１の部分平面図であり、
同図にはアクセス用トランジスタ２のレイアウトと、プ
ラグ４が形成さｎている溝領域５とそのレイアウトとの
相対的な位置とが示さ九ている。第２図においては、金
属線１４が接点用孔１６により層１５を貫通している状
態が示さｎている。第２図ではまた、接点用孔１７の輪
郭が示されており、この接点用孔１７によってンース８
は絶縁層１２を貫通し多結晶シリコンのプラグ４゜と接
続する。この第２図からし１゛、利用可能々チン１面積
がフルに使用され、そのキャパシタンスは、溝状の構造
のために通常の平面キャパシタ構造で得られるキャパシ
タンスよりも回るかに大きいことが見てとれよう。FIG. 2 is a partial plan view of the DRAM cell 1 of FIG.
The figure shows the layout of the access transistor 2 and the relative position of the groove region 5 in which the plug 4 is formed and the layout. In FIG. 2, the metal wire 14 is shown passing through the layer 15 through the contact hole 16. Also shown in FIG. 2 is the outline of the contact hole 17, which allows the contact hole 17 to
penetrates the insulating layer 12 and connects to the polycrystalline silicon plug 4°. From this Figure 2, it can be seen that the available area is fully used and the capacitance is much larger than that obtained with a normal planar capacitor structure due to the groove-like structure. Let's take it.

製造処理工程 次に第３図を参照すると、第１図のデバイスの、中間製
造工程における断面図が示さ遡ている。第３図において
は、溝領域５中に多結晶プラグ４が形成さｊｌ、その多
結晶プラグ４は高誘電率層７によって溝状領域５とは絶
縁離隔関係に配桁されている。Manufacturing Process Steps Referring now to FIG. 3, a cross-sectional view of the device of FIG. 1 at an intermediate manufacturing step is shown and taken backwards. In FIG. 3, a polycrystalline plug 4 is formed in a groove region 5, and the polycrystalline plug 4 is arranged with an insulating distance from the groove-shaped region 5 by a high dielectric constant layer 7.

溝領域５Ｉ′ｉ次のようにして形成さｎる。すなわち、
先ず基板６上に、周知の方法で２１Ｖ化シリコンの層２
０と、２窒化シリコンの層２１と全順次形成する。この
とき基板６には予めホウ素のようなｐ導電型のドーパン
トが１×１０１９原子ｌ　ｃｒｄの濃度で濃くドープが
施されている。次に２窒化シリコン層２１上にはフォト
レジスト層が形成され、そのフォトレジスト層は周知の
方法でパターン化されて現像され、これにより後の反応
性イオンエツチングの間に層２０．２１と基板６の部分
を保護するためのマスクが与えられる。Groove region 5I'i is formed as follows. That is,
First, a layer 2 of 21V silicon is formed on the substrate 6 by a well-known method.
0 and a layer 21 of silicon dinitride are formed in sequence. At this time, the substrate 6 is preliminarily heavily doped with a p-conductivity type dopant such as boron at a concentration of 1×10 19 atoms l crd. A layer of photoresist is then formed over the silicon nitride layer 21, which photoresist layer is patterned and developed in a well-known manner, thereby etching layer 20.21 and the substrate during subsequent reactive ion etching. A mask is provided to protect the 6 part.

こうし２て、シリコン基板６と窒化層２１との間の高い
エツチング選択性をもつ周知の反応性イオンエツチング
（’ＲＩＥ）技術を用いることにより、溝領域５が形成
される程度にまで層２１．２０及び基板６のマスクされ
ていない部分が除去さｎる。Thus, by using the well-known reactive ion etching ('RIE) technique with high etching selectivity between the silicon substrate 6 and the nitride layer 21, the layer 21 is etched to the extent that the trench region 5 is formed. .20 and the unmasked portions of the substrate 6 are removed.

次に、好ましくは２酸化シリコンと、２窒化シリコンと
、２Ｉ￥Ｉ／化シリコンとを交互に使用して溝領域５中
に層７が形成される。その第１の酸化層は熱的に成長さ
几た酸化層であり、溝領域５の表面にのみ形成さｎる。A layer 7 is then formed in the trench region 5, preferably using alternating silicon dioxide, silicon dinitride and silicon oxide. The first oxide layer is a thermally grown oxide layer and is formed only on the surface of the groove region 5.

というのは窒化層２１の存在する箇所では酸化層の成長
が明止さ几るからである。そのあと、その熱的に成長さ
扛た酸化層上にはＣＶＩ’）法により窒化物の第２の層
が付着さｆる。This is because the growth of the oxide layer is slowed down where the nitride layer 21 is present. A second layer of nitride is then deposited over the thermally grown oxide layer using a CVI' method.

次に、基板に熱的酸化工程が施され、こｆにより第２の
窒化層にピンホールが存在する場合、そのピンホールの
箇所に熱的に成長した酸化層が形成される、 この多層工程は、出来上がった層のピンホールを防止す
るのみならず、窒化層によって、濃くドープされた多結
晶シリコンで形成さｎ、たプラグ４からドーパントが拡
散流出するのを防止するためにも使用さｎる。The substrate is then subjected to a thermal oxidation step, which forms a thermally grown oxide layer at the location of the pinholes, if any, in the second nitride layer. The nitride layer is used not only to prevent pinholes in the finished layer, but also to prevent dopants from diffusing out of the plug 4 formed of heavily doped polycrystalline silicon. Ru.

次に、ヒ素または燐をドープしたシランがらＣＶＤ法を
用いてシリコンをイ・１着し、こゎ、によりｎ＋導電型
を示す濃くドープさｎ、た多結晶シリコンの層が形成さ
ｎる。次に、多結晶プラグ４を平面化するために基板６
には反応性イオンエツチング処理が施さｎる。Next, silicon is deposited using CVD using silane doped with arsenic or phosphorous, thereby forming a layer of heavily doped polycrystalline silicon exhibiting n+ conductivity type. Next, in order to planarize the polycrystalline plug 4, the substrate 6 is
is subjected to a reactive ion etching process.

このとき、レーザー再結晶層を成長させる必要があるた
め、基板６の残りの紹出面と多結晶プラグ４の表面を酸
化させるために使用される酸化工程の間は基板のある領
域を蕗出させないでおかなくてはならない。このため、
次に述べる酸化工程の間は層２０，２１の部分が残され
、酸化工程が行なわれた後で層２０．２１が除去さｎて
、周辺デバイスを形成するための基板表面のある部分が
嬶出される。するとこ１．らの蕗出した基板表面の部分
はエピタキシャルシリコン成長層を支持することが可能
であり、一方決の再結晶化工程でエピタキシャルシリコ
ンに変換されるべき酸化領域上には多結晶シリコンが形
成される。At this time, certain regions of the substrate are not exposed during the oxidation step used to oxidize the remaining introduced surface of the substrate 6 and the surface of the polycrystalline plug 4, since it is necessary to grow a laser recrystallization layer. I have to leave it there. For this reason,
During the oxidation step described below, portions of layers 20, 21 are left behind, and after the oxidation step has been carried out, layers 20, 21 are removed and certain portions of the substrate surface for forming peripheral devices are destroyed. Served. Then 1. The exposed areas of the substrate surface can support the epitaxial silicon growth layer, and polycrystalline silicon is formed on the oxidized regions to be converted to epitaxial silicon in a one-sided recrystallization step. .

次に、第４図には、第１図のデバイスの別の中間製造工
程が示されている。第３図から第４図の構造に到達する
ためには、Ｈ３Ｐ０．　　中の湿式エツチングにより窒
化層２１が除去され、緩和されたＨＦ中の湿式エツチン
グにより酸化層２ｏが除去される。これらの工程により
、次の酸化工程で基板をマスクすべくこｎらの層の一部
を残しておくことが好捷しいような箇所を除いては基板
６のあらゆる箇所が蕗出する。尚、プラグ４の表面は前
述したＲＩＥ工程によって既に蕗出されている。Referring now to FIG. 4, another intermediate manufacturing step for the device of FIG. 1 is shown. To arrive at the structure of FIG. 3 to FIG. 4, H3P0. The nitride layer 21 is removed by wet etching in HF, and the oxide layer 2o is removed by wet etching in relaxed HF. These steps cause the substrate 6 to become exposed everywhere except where it is advisable to leave some of these layers in order to mask the substrate in the next oxidation step. Note that the surface of the plug 4 has already been roughened by the RIE process described above.

次に基板６とプラグ４の蕗出面には酸化工程が施さｎる
。この酸化工程は、熱的成長またはｃｖＤのどちらで行
ってもよい。こう［７て得らｎた酸化層が第１図に示す
絶縁層１２である。層１２は次にパターン化されて第２
図に示す接点用孔１７を形成するために反応的にエツチ
ングさ１．る。この接点用孔１７を介してあとで多結晶
の刺着層がプラグ４の表面と接触する。次に多結晶シリ
コンの層がシランのＣＶＴ）によって層１２１．に付着
され、接点用孔１７との接触がはからｎる。Next, the exposed surfaces of the substrate 6 and the plug 4 are subjected to an oxidation process. This oxidation step may be performed by either thermal growth or CVD. The oxide layer obtained in this manner is the insulating layer 12 shown in FIG. Layer 12 is then patterned to form a second
1. Reactively etched to form contact holes 17 as shown in the figure. Ru. The polycrystalline sticking layer will later come into contact with the surface of the plug 4 through this contact hole 17. The polycrystalline silicon layer is then replaced by a layer 121. of silane (CVT). It is attached to the contact hole 17 and comes into contact with the contact hole 17.

層１２の形成のあとで多結晶層の刺着の前に、層２０．
２１のｉ分によってマスクさ、ｔｌだ基板の部分が湿式
エツチングによって露出さする。シリコンが気相から層
１２上に付着され、たときはそのシリコンは多結晶特性
をもつのに対し、基板６の新しく露出された部分はその
性ｔｖｚ上単上品結晶る。After the formation of layer 12 and before the deposition of the polycrystalline layer, layer 20.
The portions of the substrate masked by i minutes of 21 and tl are exposed by wet etching. When silicon is deposited on layer 12 from the vapor phase, the silicon has polycrystalline properties, whereas the newly exposed portions of substrate 6 are monocrystalline on their properties tvz.

こうして出来上がった層には次に、薄くドープさｊたｐ
−導電型にするために周知の方法でホウ素をイオン打ち
込みする。その＃１９Ｔｔ　２　Ｘ　１０　”原子／　
ｃｒｔｌである。こうして出来上がった構造は第４図の
断面図に示さ几ている。The resulting layer is then lightly doped with
- Ion implantation with boron in a known manner to make it conductive. Its #19Tt 2 X 10” atom/
It is crtl. The resulting structure is shown in cross-section in FIG.

次に第５図を参照すると、第１図の１）１（・ΔＭセル
の、より後の製造工程における断面図が示され’　　　
　　ｒｚｘ。あよＭ−４：ｔ　ｙ−あいええ７７、イの
多結晶層は１教化シリコン層で被照さ）１．る。その酸
化シリコン層は、多結晶シリコンを単結晶シリコンに変
換するための次の再結晶化工程の間に安定化層として働
く。その酸化安定化層は周知の低圧ＣＶＩ”）法によっ
て形成さｎｌその厚さは約８５ｎｍである。この安定化
層を介して、その下方の層が次に持続波（ＣＷ）アルゴ
ンレーザーまたは、ストリップ・ヒーター（５ｔｒｉｐ
　ｈｅａｔｅｒ）のような別の手段を用いて再結晶化さ
せる。このために利用可能な技術がアプライド・フイジ
ツクス・レターズ（Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　
Ｌｅｔｔｅｒｓ　）　Ｖｏｌ　、　３３．７７５〜７７
８ページ、１９７８年１０月１５日に記載の“多結晶シ
リコンのＣＷレーザーアニール：結晶構造−電気的性質
″と題するＡ、ガツト（Ｇａｔ）らによる論文に記載さ
ｎている。そして、基板６の露出部上に成長されたエピ
タキシャルまたは単結晶の部分が、きわめて大きい粒の
多結晶シリコンを与えるための種となる物質として使用
される。横方向に種物質を分配さ几た多結晶の領域は、
再結晶化されたときに、アクセス用トランジスタ２の特
性を最適化させる。Next, referring to FIG. 5, a cross-sectional view of the 1)1(・ΔM cell in FIG. 1 in a later manufacturing process is shown.
rzx. Ayo M-4: ty-ai 77, the polycrystalline layer of A is illuminated by a 1-layer silicon layer) 1. Ru. The silicon oxide layer acts as a stabilizing layer during the subsequent recrystallization step to convert polycrystalline silicon to single crystal silicon. The oxidation stabilization layer is formed by the well-known low-pressure CVI method and has a thickness of approximately 85 nm. Through this stabilization layer, the underlying layer is then exposed to continuous wave (CW) argon laser or Strip heater (5 trips
Recrystallize using another means such as a heater. The technology available for this purpose is the Applied Physics Letters.
Letters) Vol, 33.775-77
8, October 15, 1978, in an article by A. Gat et al. entitled "CW Laser Annealing of Polycrystalline Silicon: Crystal Structure-Electrical Properties." The epitaxial or monocrystalline portion grown on the exposed portion of substrate 6 is then used as a seed material to provide very large grain polycrystalline silicon. The polycrystalline regions with laterally distributed seed material are
When recrystallized, the characteristics of the access transistor 2 are optimized.

再結晶化工程の後は、酸化安定化層が除去され、多結晶
層の能動デバイス領域の外の部分を酸化するために局所
的々酸化工程が行なわれる。これを行なうために、能動
デバイス領域が周知のフオトリノグラフィックマスク及
びエツチングの技術を用いてＣＶＤＱ化層により覆わｊ
、る。次に、熱的酸化工程が行なわれ、これによりアク
セス用トランジスタ２及び任意ガ周辺デバイスをとり囲
む絶縁領域１３が形成さ九る。この時点で、再結晶層の
底部付近でｎチャネル多結晶シリコンアクセス用トラン
ジスタの反転を防止するためにホウ素イオンの深い打ち
込みが行斤わわる。このイオン打ち込み工程は、２１ｖ
化シリコン層１２が、薄＜ドープさｆ′したｐ−導電型
領域１０中で疑似ｎチャネルを形成して、アクセス用ト
ランジスタ２のチャネル１０となるべき領域に負の電荷
を誘引するという事実により必要となってくるものであ
る。そこで、１０１７原子／Ｃ肩濃ｊ現の正電荷全領域
１０の床付近に打ち込むことにより、疑似１］チヤネル
が除去さ几る。尚、言う壕でもなく、もしチャネル１０
がｎ−導電型であったならば、このイオン打ち込み工程
は必要でかい。というのは、この場合は領域１０に誘引
された負の電荷がｎ型領域中に疑似チャネルを形成する
ことがないからである。After the recrystallization step, the oxidation stabilization layer is removed and a localized oxidation step is performed to oxidize portions of the polycrystalline layer outside the active device area. To do this, the active device area is covered with a CVDQ layer using well-known photolinographic masking and etching techniques.
,ru. A thermal oxidation step is then performed to form an insulating region 13 surrounding the access transistor 2 and any peripheral devices. At this point, a deep boron ion implant is performed near the bottom of the recrystallized layer to prevent inversion of the n-channel polysilicon access transistor. This ion implantation process requires 21v
Due to the fact that the oxidized silicon layer 12 forms a pseudo n-channel in the thin <doped f' p-conductivity type region 10 and attracts a negative charge in the region that is to become the channel 10 of the access transistor 2. It becomes necessary. Therefore, by implanting 1017 atoms/C near the floor of the entire area 10 of the current positive charge, the pseudo 1] channel is removed. In addition, it is not a trench, but if Channel 10
If it were of n-conductivity type, this ion implantation step would be necessary. This is because in this case the negative charge attracted to region 10 does not form a pseudo channel in the n-type region.

次の工程では、絶縁領域１３の形成の間にマスクするた
めに使用された窒化物と酸化物の層が除去さ几る。次に
薄いゲート酸化層が熱的に成長されて、ｎ型にドープさ
れたシランから、ｎ十多結晶シリコン層が付着さ几る。In the next step, the nitride and oxide layers used for masking during the formation of insulating region 13 are removed. A thin gate oxide layer is then thermally grown to deposit a layer of polycrystalline silicon from n-type doped silane.

次に周知のフオトリノグラフィック及びエツチング技術
を用いて多結晶シリコンゲート１１が形成さｎ、る、そ
のあと、ゲート電極１１をマスクとして使用し、再結晶
化さ扛た多結晶シリコン層にヒ素または燐をイオン打ち
込みすることによりソース８とドレイン９とが形成さ扛
る。このイオン打ち込み工程の間にゲート電極１１は高
導電性または計導電型にさｆＬる。A polycrystalline silicon gate 11 is then formed using well-known photolinographic and etching techniques.Then, using gate electrode 11 as a mask, the recrystallized polycrystalline silicon layer is exposed to arsenic or A source 8 and a drain 9 are formed by ion-implanting phosphorus. During this ion implantation step, the gate electrode 11 becomes highly conductive or highly conductive.

このようにして、ソース８４ｄ、記１意用キャパシタ３
の電極を形成するプラグ４に尋電的に接続さｎる。第５
図はソース８、ドレイン９及びゲート電極１１のイオン
打ち込み後のＤＫＡＭセル１の構造を示すものである。In this way, the source 84d, the first capacitor 3
It is electrically connected to a plug 4 forming an electrode. Fifth
The figure shows the structure of the DKAM cell 1 after ion implantation of the source 8, drain 9, and gate electrode 11.

これらはＩ　Ｘ　１０２０原子／Ｃ−程度ドープさｊ、
ている。These are doped to the extent of I x 1020 atoms/C,
ing.

次の工程では、絶縁層１５が形成される。そうして、マ
スキングとエツチングにより接点用孔１７が形成さｎ、
金属線１４が周知の方法で＋１府さｎパターン化さｎる
。尚、金属線１４はアルミニウムでもよく、あるいは別
の適当な導電物質でもよい。この最終工程により、第１
図に示す構造が得ら九る。ここに示した製造工程では６
枚のマスク（表面安定化用マスクを含捷ない）し７か捜
さないでＤＲＡＭセルが製造できる。そ［〜で、そのＩ
）ＲＡ、　Ｍセルにおいては、溝領域キャパシタの一方
の電極を形成するために基板が濃くドーププれ、一方基
板から離隔絶縁さｎまた関係に配置さ、ｆ１〜だ、濃く
ドープされた多結晶プラグが溝軸Ｊ或ギャバシタのもう
一方の電極を形１ｊＷす７、。そ（−７て、その電極と
対応するアクセス用トランジスタのソースが−互″′接
続＠ｎ−る・ｌ　’）　Ｌ　（ＩＪｌ”４°””Ｑ＊１
ｆ／’イスｉ）　ＲＡ　Ｍセル１．１’ｊアクセス用ト
ランジスタ２と記憶用キャパシタ３とからなり、？ｆｌ
　’ａＥｊ域５の面積しか非さない。その結果、きわめ
て高集積密度のデバイスが得られるとともに記憶用のキ
ャパシタンスも増大する。そｎ、に加えて、ビットライ
ンのキャパシタンスが減少するので、瞬間的なエラーに
対する故障発生度が低下する。さらに、表面の良好な位
相幾何的構造が得られる。尚、ＤＲＡＭセル１は典型的
＆ｌｔ溝領域５の頂部の面積とほぼ等しい面積内にレイ
アウトすることができる。In the next step, an insulating layer 15 is formed. Then, a contact hole 17 is formed by masking and etching.
The metal wire 14 is patterned in a well-known manner. It should be noted that metal wire 14 may be made of aluminum or other suitable conductive material. Through this final step, the first
The structure shown in the figure is obtained. In the manufacturing process shown here, 6
A DRAM cell can be manufactured with only 7 masks (not including the surface stabilization mask). So [..., that I
) In the RA, M cell, the substrate is heavily doped to form one electrode of the trench region capacitor, while a heavily doped polycrystalline plug, spaced and insulated from the substrate, is also placed in relation to f1. The groove axis J or the other electrode of the gabbacitor is shaped 1jW7. So (-7, that electrode and the source of the corresponding access transistor are connected to each other @n-ru・l') L (IJl"4°""Q*1
f/'I) RAM M cell 1.1'j Consists of access transistor 2 and storage capacitor 3, ? fl
'aEj area 5 only. The result is a device with extremely high integration density and increased storage capacitance. In addition, because the bit line capacitance is reduced, the susceptibility to momentary errors is reduced. Furthermore, a good topological structure of the surface is obtained. Note that the DRAM cell 1 can be laid out within an area approximately equal to the area of the top of the typical &lt groove region 5.

〔作用〕[Effect]

１′）ＲＡＭセル１は金属線１４を介してドレイン９に
印加さ扛るＯまたは５ボルトのどちらかの電位を持って
いる。尚、ドレイン９にセル１においてはビットライン
として働く。才だ、ドレイン９に０または５ボルトの電
圧が加えられると同時に、アクセヌ月」トランジスタ２
を導】…させるためにゲート１１に５ボルトの電圧が加
えられる。こうして、基板６がアース電位にある場合、
ドレイン９とゲート電極１１の両方に５ボルトを加える
ことにより、５ボルト引くアクセス用トランジスタ２の
しきい導電、灰分の電圧が電極４にチャージさ九て記憶
用キャパシタ３に２イ１＝、　”　］　”が、Ｊ１．き
込才九る。また、ゲート電極１】に５ボルトを加え、ド
レイン９にＯボルトを加えること（／こより？４１゛極
４にほぼ０ボルトがチャージされ、　　２　准”　０　
”が記憶用キャパシタ３に２進”　（１”が書き込１ゎ
る。さらに、それらの２進状態はゲート電極に５ボルト
を加えることにより読み取られる。1') RAM cell 1 has a potential of either O or 5 volts applied to drain 9 via metal line 14. Note that the drain 9 functions as a bit line in the cell 1. At the same time, a voltage of 0 or 5 volts is applied to the drain 9 of the transistor 2.
A voltage of 5 volts is applied to the gate 11 in order to conduct the following. Thus, when the substrate 6 is at ground potential,
By applying 5 volts to both the drain 9 and the gate electrode 11, the threshold conduction, ash voltage of the access transistor 2 minus 5 volts is charged to the electrode 4 and to the storage capacitor 3. ]” is J1. I'm very busy. Also, by applying 5 volts to the gate electrode 1 and O volts to the drain 9, almost 0 volts are charged to the 41゛ pole 4, and 2
``A binary 1'' is written into the storage capacitor 3. Furthermore, their binary state is read by applying 5 volts to the gate electrode.

尚、前にも述べたように、Ｔ）Ｒ，ＡＭセル１の導電型
は、この発明の技術思想を逸脱することなく反対の導電
型に変更することができる。この場合は、基板６がアー
ス電位にあるものとすると、ドレイン９とゲート電極１
１とに０ボルトを加えて電極４をアクセス用トランジス
タ２のしきい値電圧の絶対値の電位にチャージすること
りこより２進”　ｏ　”が記憶用キャパシタ３に−（き
込１れる。As mentioned above, the conductivity type of the T)R,AM cell 1 can be changed to the opposite conductivity type without departing from the technical idea of the present invention. In this case, assuming that the substrate 6 is at ground potential, the drain 9 and gate electrode 1
1 and 0 volts are applied to charge the electrode 4 to a potential equal to the absolute value of the threshold voltage of the access transistor 2. From this, a binary "o" is written into the storage capacitor 3.

また、ゲート電極１１に０ボルトを加え、ドレイン９に
５ボルトを加えて′「ｂ；極４を５ｈイルトにチャージ
することにより２進”　］　”が記憶用キャパシタ３に
書き込まｎる。さらに、ゲート電極１１に０ボルトを加
えることにより２進状態が読み取られる。In addition, by applying 0 volts to the gate electrode 11 and 5 volts to the drain 9 to charge the pole 4 to 5h, binary ``]'' is written into the storage capacitor 3.Furthermore, The binary state is read by applying 0 volts to the gate electrode 11.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明にょｎば、メモリセルの記憶用
キャーパシタを基板中の溝領域に埋設し、この記憶用キ
ャパシタの上にアクセス用トランジスタを整合配置した
ので、１つのメモリセルを記憶用キャパシタの溝領域内
にレイアウトすることができ、メモリアレイの集積密度
を向上できるという効果がある。As described above, according to the present invention, the storage capacitor of the memory cell is buried in the groove region in the substrate, and the access transistor is aligned and arranged on the storage capacitor, so that one memory cell can be used for storage. It can be laid out within the trench region of the capacitor, and has the effect of improving the integration density of the memory array.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明に係るｒ’）ＲＡＭセルの構造を図示
するための図式的な断面図、 第２図は、第１図の構造の図式的な部分平面図、第３．
４．５図は、そｎ、それ本発明に係るＤＨ。 Ａ、Ｍセルの製造工程の途中の構造を示す図式的な断面
図である。 ６・・・・基板、５・・・・溝領域、４・・・・導電領
域（プラグ）、２・・・・アクセス用電界効果トランジ
ス出願人　　インターナシ９ナノイビジネス・マシース
ズ・伜ンヨン代理人　弁理士　　岡　　　１）　　次　
　　生（外１名） 第５図1 is a schematic cross-sectional view for illustrating the structure of an r') RAM cell according to the present invention; FIG. 2 is a schematic partial plan view of the structure of FIG. 1; and FIG.
4.5 shows the DH according to the present invention. It is a schematic cross-sectional view showing the structure in the middle of the manufacturing process of A and M cells. 6...Substrate, 5...Groove region, 4...Conductive region (plug), 2...Access field effect transistor Applicant: Internashi 9 Nanoi Business Machinery Suzuki, Tokyo Agent Patent Attorney Oka 1) Next
Student (1 person outside) Figure 5

Claims (8)

【特許請求の範囲】[Claims] （１）少くともその一部が導電性をもち、該導電性の部
分に溝領域を形成してなる基板と、上記基板とは絶縁さ
れるように上記溝領域内に配置された導電領域と、上記
導電領域上に整合配置されてソース、ドレイン及びゲー
ト電極をもち、該ソース電極は上記導電領域に接続され
てなる電界効果トランジスタ、とを具備するメモリセル
。(1) A substrate, at least a part of which is electrically conductive, and a groove region is formed in the electrically conductive portion, and a conductive region disposed within the groove region so as to be insulated from the substrate. , a field effect transistor having a source, a drain, and a gate electrode aligned on the conductive region, the source electrode being connected to the conductive region. （２）上記基板が、少くとも一部を濃くドープされた半
導体物質である特許請求の範囲第（１）項に記載のメモ
リセル。2. A memory cell according to claim 1, wherein the substrate is at least partially a heavily doped semiconductor material. （３）上記導電領域が濃くドープされた多結晶シリコン
である特許請求の範囲第（１）項に記載のメモリセル。3. The memory cell of claim 1, wherein said conductive region is heavily doped polycrystalline silicon. （４）上記電界効果トランジスタが上記溝領域の範囲内
に収められてなる特許請求の範囲第（１）項に記載のメ
モリセル。(4) The memory cell according to claim (1), wherein the field effect transistor is contained within the range of the trench region. （５）上記半導体物質が単結晶半導体物質である特許請
求の範囲第（２）項に記載のメモリセル。(5) A memory cell according to claim (2), wherein the semiconductor material is a single crystal semiconductor material. （６）上記半導体物質が多結晶半導体物質である特許請
求の範囲第（２）項に記載のメモリセル。(6) A memory cell according to claim (2), wherein the semiconductor material is a polycrystalline semiconductor material. （７）上記半導体物質がアモルファス半導体物質である
特許請求の範囲第（２）項に記載のメモリセル。(7) A memory cell according to claim (2), wherein the semiconductor material is an amorphous semiconductor material. （８）上記半導体物質がシリコンである特許請求の範囲
第（５）項、（６）項または（７）項に記載のメモリセ
ル。(8) A memory cell according to claim (5), (6) or (7), wherein the semiconductor material is silicon.