JPS6142351B2 - - Google Patents
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- JPS6142351B2 JPS6142351B2 JP771781A JP771781A JPS6142351B2 JP S6142351 B2 JPS6142351 B2 JP S6142351B2 JP 771781 A JP771781 A JP 771781A JP 771781 A JP771781 A JP 771781A JP S6142351 B2 JPS6142351 B2 JP S6142351B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体不揮発性メモリの読み出し制御
回路に関し、不揮発性メモリの記憶保持時間を大
幅に改善しうるメモリ読み出し制御回路を提供す
るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a read control circuit for a semiconductor nonvolatile memory, and provides a memory read control circuit that can significantly improve the storage retention time of a nonvolatile memory.
不揮発性メモリは、記憶内容を半永久的に保持
することのできる回路要素として既に広く知られ
ているが、実際には記憶状態が時間の経過につれ
て徐々に変化することは避け難い。第１図は、時
間の対数に対する不揮発性メモリの書き込み状
態、消去状態におけるしきい値の推移を示したも
のである。不揮発性メモリを記憶回路に応用した
場合、当該メモリが書き込み状態にあるのかある
いは消去状態にあるのかが識別可能でなければな
らない。 Nonvolatile memory is already widely known as a circuit element that can retain stored contents semi-permanently, but in reality, it is unavoidable that the stored state gradually changes over time. FIG. 1 shows the transition of the threshold value in the write state and erase state of a nonvolatile memory with respect to the logarithm of time. When a nonvolatile memory is applied to a storage circuit, it must be possible to identify whether the memory is in a written state or an erased state.
第１図においてこれらの状態を識別するための
メモリ読み出し電圧を例えばＶR1とすれば識別可
能時間すなわち記憶保持時間はT1に、またメモ
リ読み出し電圧を例えばＶR2とすれば記憶保持時
間はT2となる。一方、第１図に示す記憶保持特
性を有する不揮発性メモリにおいて、理論的な最
大記憶保持時間は書き込み、消去両状態の直線の
交点における読み出し電圧ＶR0で読むことのでき
る時間T0である。通常、統計的にみて最大の記
憶保持時間を有するしきい値電圧ＶR0に読み出し
電圧を設定するが、これは統計上の最大値であ
り、記憶保持特性の個々の不揮発性メモリ間のば
らつき、例えばしきい値の上下変動等を考慮する
と、この値は必らずしも最適値とはならない。 In FIG. 1, if the memory read voltage for identifying these states is V R1, then the discriminable time, that is, the memory retention time, is T1 , and if the memory read voltage is V R2 , the memory retention time is T1. It becomes 2 . On the other hand, in a nonvolatile memory having the memory retention characteristics shown in FIG. 1, the theoretical maximum memory retention time is the time T 0 that can be read at the read voltage V R0 at the intersection of the straight lines in both the write and erase states. Normally, the read voltage is set to the threshold voltage V R0 that has the statistically maximum memory retention time, but this is the statistically maximum value, and there are variations in memory retention characteristics between individual nonvolatile memories. For example, this value is not necessarily the optimum value when considering fluctuations in the threshold value.
本発明はかかる制約を排除すべくなされたもの
である。以下に本発明の詳細を説明する。 The present invention has been made to eliminate such restrictions. The details of the present invention will be explained below.
第２図は、第１図と同様の記憶保持特性を示し
たものである。ここで実線はデータを記憶する第
１の不揮発性メモリの特性を、破線はほぼ同一の
記憶保持特性を有する第２の不揮発性メモリの特
性を示したものであり、第２の不揮発性メモリの
特性は第１の不揮発性MNOSメモリにくらべてΔ
Ｖほど上方にシフトさせている。ところで、ΔＶ
のシフトを与えるには第３図に示すＶ−Ｉ特性図
の如く、同一の合Ｖ−Ｉ特性Ｘを具備する駆動メ
モリ・トランジスタに対して、負荷抵抗を変える
ことにより実現できる。すなわち、第１の不揮発
性メモリへの負荷抵抗として負荷直線Ｙが得られ
るものを、また、第２の不揮発性メモリへの負荷
抵抗として負荷直線Ｚが得られるものを使用すれ
ば良い。 FIG. 2 shows the same memory retention characteristics as FIG. 1. Here, the solid line shows the characteristics of the first nonvolatile memory that stores data, and the broken line shows the characteristics of the second nonvolatile memory, which has almost the same memory retention characteristics. The characteristics are Δ compared to the first non-volatile MNOS memory.
It is shifted upward by about V. By the way, ΔV
This can be achieved by changing the load resistance for drive memory transistors having the same total VI characteristic X, as shown in the VI characteristic diagram shown in FIG. That is, it is sufficient to use a load resistance for the first non-volatile memory that provides a load line Y, and a load resistance for the second non-volatile memory that provides a load line Z.
ところでΔＶは第１の不揮発性メモリと第２の
不揮発性メモリ間のばらつき内に含まれない範囲
でできるだけ小さな値であることが好ましい。こ
こで読み出し電圧を第２の不揮発性メモリの消去
状態の判定が１から０あるいは０から１に遷移す
る電圧に常に設定しておくならば、第１の不揮発
性メモリは常にΔＶの損失はあるものの、ほぼ記
憶保持時間に対して理想的な値に自動的に設定す
ることが可能となる。もちろん、第２の不揮発性
メモリの特性を第２図に示す状態とは逆に下方に
シフトさせて、書き込み状態の方で読み出し電圧
を設定しても同様のことが実現可能であることは
いうまでもない。 By the way, it is preferable that ΔV be as small a value as possible without being included in the variation between the first nonvolatile memory and the second nonvolatile memory. If the read voltage is always set to a voltage at which the erase state determination of the second non-volatile memory transitions from 1 to 0 or from 0 to 1, the first non-volatile memory always suffers a loss of ΔV. However, it is possible to automatically set the memory retention time to an ideal value. Of course, the same thing can be achieved by shifting the characteristics of the second non-volatile memory downward, contrary to the state shown in FIG. 2, and setting the read voltage in the write state. Not even.
第４図は不揮発性MNOSメモリ素子を用いて構
成した本発明の実施例の回路を示す。ここではＰ
チヤンネルMNOSメモリ・デバイスの場合を例と
して説明する。１は電源供給端子であり、通常−
30〜−35Vの電圧が印加される。２はデータ出力
端子、３〜７は負荷抵抗、８はデータ記憶用の第
１の不揮発性MNOSメモリであり、通常複数個の
メモリ・トランジスタで行・列を構成する。９は
第１の不揮発性MNOSメモリ８とほぼ同等の記憶
保持特性を有する第２の不揮発性MNOSメモリで
ある。１０〜１２は通常のMOSトランジスタ、
１３は数pFの静電容量をもつコンデンサであ
る。１４はMNOSメモリの書き込み、消去、読み
出しを制御する回路ブロツクである。 FIG. 4 shows a circuit according to an embodiment of the present invention constructed using nonvolatile MNOS memory elements. Here P
The case of a channel MNOS memory device will be explained as an example. 1 is the power supply terminal, usually -
A voltage of 30 to -35V is applied. 2 is a data output terminal, 3 to 7 are load resistors, and 8 is a first non-volatile MNOS memory for storing data, which is usually formed by a plurality of memory transistors in rows and columns. 9 is a second non-volatile MNOS memory having almost the same memory retention characteristics as the first non-volatile MNOS memory 8; 10 to 12 are normal MOS transistors,
13 is a capacitor with a capacitance of several pF. 14 is a circuit block that controls writing, erasing, and reading of the MNOS memory.
以上の構成からなる回路において第２の不揮発
性MNOSメモリ９の負荷抵抗３を、第１の不揮発
性MNOSメモリ８の負荷抵抗４より小さくしてお
けば、それぞれのインバータ回路の出力電圧の間
には、第３図を参照して説明した理由で同一読み
出し電圧のもとでΔＶの差が生じる。すなわち、
負荷抵抗３と４は、個々にはインバータの負荷抵
抗として機能するが、両者の値の設定により読み
出し設定回路として機能する。このときの記憶保
持特性は第２図の如く示される。 In the circuit configured as described above, if the load resistance 3 of the second nonvolatile MNOS memory 9 is made smaller than the load resistance 4 of the first nonvolatile MNOS memory 8, the output voltage of each inverter circuit will be For the reason explained with reference to FIG. 3, a difference in ΔV occurs under the same read voltage. That is,
The load resistors 3 and 4 individually function as load resistors of the inverter, but by setting their values, they function as a read setting circuit. The memory retention characteristics at this time are shown as shown in FIG.
ところで図示するように、第２の不揮発性
MNOSメモリ９の出力ＡをMOSトランジスタ１
０のゲートに、一方、第１の不揮発性MNOSメモ
リ８の出力ＢをMOSトランジスタ１２のゲート
に入力する。なお負荷抵抗５とMOSトランジス
タ１０で構成されるインバータと、負荷抵抗７と
MOSトランジスタ１２で構成されるインバータ
の入出力特性は同一に設定し、かつ、後者のイン
バータの構成要素であるMOSトランジスタ１２
にデータ出力端子２を付設するとともに、負荷抵
抗５とMOSトランジスタ１０で構成されるイン
バータの出力Ｃを、MOSトランジスタ１１のゲ
ートに入力し、このトランジスタ１１と負荷抵抗
６で構成されるインバータの出力点にコンデンサ
１３を接続し、コンデンサ１３により出力Ｄを積
分する。ここで、不揮発性MNOSメモリ８が
OFFしている状態、すなわち読み出し電圧が小
さいときは、MOSトランジスタ１０はON、MOS
トランジスタ１１はOFFとなり、コンデンサ１
３が充電される。コンデンサ１３への充電が進む
と、不揮発性MNOSメモリ８はOFFからONに遷
移し、上記と逆にコンデンサ１３は放電を開始す
る。なお、出力Ｄと不揮発性MNOSメモリ８，９
のゲート入力Ｅは、メモリ制御ブロツク１４の内
部でスイツチにより直結されている。すなわち、
Ａ，Ｃ，Ｄ，ＥからなるループはON／OFF制御
回路を構成しており、第２の不揮発性MNOSメモ
リ９と負荷抵抗３により構成されるインバータの
出力反転電圧近傍に、読み出し電圧を自動的に設
定できることになる。 By the way, as illustrated, the second non-volatile
Output A of MNOS memory 9 is connected to MOS transistor 1
On the other hand, the output B of the first nonvolatile MNOS memory 8 is input to the gate of the MOS transistor 12. Note that an inverter consisting of a load resistor 5 and a MOS transistor 10, and a load resistor 7
The input/output characteristics of the inverter composed of the MOS transistor 12 are set to be the same, and the MOS transistor 12 which is a component of the latter inverter is set to have the same input/output characteristics.
At the same time, the output C of the inverter made up of the load resistor 5 and the MOS transistor 10 is input to the gate of the MOS transistor 11, and the output of the inverter made up of the transistor 11 and the load resistor 6 is input to the gate of the MOS transistor 11. A capacitor 13 is connected to the point, and the output D is integrated by the capacitor 13. Here, non-volatile MNOS memory 8 is
In the OFF state, that is, when the read voltage is small, the MOS transistor 10 is ON, MOS
Transistor 11 is turned off and capacitor 1
3 is charged. As the charging of the capacitor 13 progresses, the nonvolatile MNOS memory 8 transitions from OFF to ON, and conversely to the above, the capacitor 13 starts discharging. In addition, output D and non-volatile MNOS memory 8, 9
The gate input E of the memory control block 14 is directly connected by a switch inside the memory control block 14. That is,
The loop consisting of A, C, D, and E constitutes an ON/OFF control circuit, and the read voltage is automatically set near the output inversion voltage of the inverter, which is composed of the second nonvolatile MNOS memory 9 and the load resistor 3. This means that it can be set as follows.
すなわち、本発明の不揮発性メモリ制御回路に
よれば、コンデンサ１３で構成した積分回路には
第１の不揮発性MNOSメモリの読み出しデータが
１であるときには０、一方、０であるときには１
となるように読み出し電圧が供給され、また、こ
の積分電圧が第１および第２の不揮発性MNOSメ
モリの読み出し電圧として供給されるところとな
る。この回路動作によりデータ記憶用の第１の不
揮発性MNOSメモリ８から常に正しい状態でデー
タを読み出すことが可能になる。 That is, according to the nonvolatile memory control circuit of the present invention, when the read data of the first nonvolatile MNOS memory is 1, the integrator circuit constituted by the capacitor 13 receives 0, and when the read data is 0, 1.
A read voltage is supplied so that the voltage becomes , and this integrated voltage is supplied as a read voltage to the first and second nonvolatile MNOS memories. This circuit operation makes it possible to always read data from the first nonvolatile MNOS memory 8 for data storage in a correct state.
ところで第４図の回路では負荷抵抗３と第２の
不揮発性MNOSメモリ９とで構成されるインバー
タがただ１個存在しているが、かかるインバータ
を多数個設け、それらのOR出力をとることがで
きる。また、負荷抵抗３〜７も図示する固定抵抗
に限られるものではなく、これらをMOS負荷と
することもできる。 By the way, in the circuit shown in FIG. 4, there is only one inverter consisting of the load resistor 3 and the second non-volatile MNOS memory 9, but it is possible to provide a large number of such inverters and take their OR output. can. Further, the load resistors 3 to 7 are not limited to the fixed resistors shown in the figure, but may also be MOS loads.
さらに、第４図で示した回路構成はＰチヤンネ
ルMNOSメモリデバイスに限定されるものではな
く、Ｎチヤンネル、CMOS、バイポーラ各タイプ
のものに適用可能であり、不揮発性メモリ自体も
MNOS、MAOS、FAMOS等の各種のものに適用
可能である。 Furthermore, the circuit configuration shown in Figure 4 is not limited to P-channel MNOS memory devices, but can be applied to N-channel, CMOS, and bipolar types, as well as non-volatile memory itself.
It is applicable to various types such as MNOS, MAOS, FAMOS, etc.
以上説明したところから明らかなように、本発
明によれば、データの記憶用である第１の不揮発
性メモリを記憶保持時間に対して理想的な値に自
動設定することが可能となり、記憶保持時間を大
幅に改善することができる。 As is clear from the above explanation, according to the present invention, it is possible to automatically set the first non-volatile memory for data storage to an ideal value for the memory retention time, The time can be significantly improved.
第１図は不揮発性メモリの記憶保持特性を示す
図、第２図は本発明の回路で用いる２個の不揮発
性メモリの記憶保持特性を示す図、第３図は駆動
素子と負荷抵抗の関連における出力電圧値を示し
た図、第４図は本発明の一実施例の不揮発性
MNOSメモリ素子を用いた回路図である。
２……データ出力端子、３〜７……負荷抵抗、
８……第１の不揮発性メモリ、９………第２の不
揮発性メモリ、１０〜１２……MOSトランジス
タ、１３……静電容量、１４……メモリ制御回
路。
Figure 1 is a diagram showing the memory retention characteristics of a non-volatile memory, Figure 2 is a diagram showing the memory retention characteristics of two non-volatile memories used in the circuit of the present invention, and Figure 3 is a diagram showing the relationship between drive elements and load resistance. FIG. 4 is a diagram showing the output voltage value of an embodiment of the present invention.
FIG. 2 is a circuit diagram using an MNOS memory element. 2...Data output terminal, 3-7...Load resistance,
8...First nonvolatile memory, 9...Second nonvolatile memory, 10-12...MOS transistor, 13...Capacitance, 14...Memory control circuit.
Claims (1)
第１の不揮発性メモリと、同第１の不揮発性メモ
リとほぼ同一のメモリ特性を有し、前記第１の負
荷抵抗とは異る大きさの第２の負荷抵抗が接続さ
れた第２の不揮発性メモリと、前記第１および第
２の不揮発性メモリの書き込み、消去ならびに読
み出しを制御する回路と、前記第１の不揮発性メ
モリ素子の読み出しデータが“１”レベルである
ときには“０”レベルに、“０”レベルであると
きには“１”レベルになるように読み出し電圧が
供給されるべく接続された積分回路とを具備して
なり、前記負荷抵抗の選定で前記第２の不揮発性
メモリの書き込み時あるいは消去時の読み出し可
能範囲が前記第１のメモリの読み出し可能範囲よ
り狭く設定され、さらに、前記積分回路で得られ
る積分電圧が前記第１および第２の不揮発性メモ
リへ読み出し電圧として供給されることを特徴と
する半導体不揮発性メモリの読出し制御回路。1 A first non-volatile memory for data storage to which a first load resistor is connected; a second non-volatile memory connected to a second load resistor; a circuit for controlling writing, erasing and reading of the first and second non-volatile memories; and an integrating circuit connected so that a read voltage is supplied so that when the read data is at the "1" level, the read voltage becomes the "0" level, and when the read data is at the "0" level, the read voltage becomes the "1" level, By selecting the load resistor, the readable range during writing or erasing of the second nonvolatile memory is set to be narrower than the readable range of the first memory, and further, the integrated voltage obtained by the integrating circuit is set to be narrower than the readable range of the first memory. A read control circuit for a semiconductor non-volatile memory, characterized in that the read voltage is supplied to first and second non-volatile memories.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP771781A JPS57123594A (en) | 1981-01-20 | 1981-01-20 | Readout control circuit for semiconductor nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP771781A JPS57123594A (en) | 1981-01-20 | 1981-01-20 | Readout control circuit for semiconductor nonvolatile memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57123594A JPS57123594A (en) | 1982-08-02 |
| JPS6142351B2 true JPS6142351B2 (en) | 1986-09-20 |
Family
ID=11673481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP771781A Granted JPS57123594A (en) | 1981-01-20 | 1981-01-20 | Readout control circuit for semiconductor nonvolatile memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57123594A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104141U (en) * | 1986-12-25 | 1988-07-06 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936393A (en) * | 1982-08-20 | 1984-02-28 | Mitsubishi Electric Corp | Nonvolatile semiconductor memory device |
| JPS60133750A (en) * | 1983-12-21 | 1985-07-16 | Matsushita Electronics Corp | Memory device |
| FR2600809B1 (en) * | 1986-06-24 | 1988-08-19 | Eurotechnique Sa | DEVICE FOR DETECTING THE OPERATION OF THE READING SYSTEM OF AN EPROM OR EEPROM MEMORY CELL |
| JPH04192196A (en) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | Nonvolatile semiconductor memory device |
| JP2011238346A (en) * | 2011-06-16 | 2011-11-24 | Sandisk Il Ltd | Method for restoration from error in flash memory |
-
1981
- 1981-01-20 JP JP771781A patent/JPS57123594A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104141U (en) * | 1986-12-25 | 1988-07-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57123594A (en) | 1982-08-02 |
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