JPS6141113Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、複数個の表示体（発光ダイオード、
ランプ等）を設け、表示基準位置にある基準表示
体よりの点灯表示体の個数又は基準表示体よりの
点灯表示体の位置により数値を表示するようにし
た表示装置の改良に関するものである。[Detailed description of the invention] This invention uses a plurality of display bodies (light-emitting diodes,
The present invention relates to an improvement of a display device in which a numerical value is displayed based on the number of lit display bodies relative to a reference display body at a display reference position or the position of the light display bodies relative to the reference display body.

第１図に従来の表示装置を示す。 FIG. 1 shows a conventional display device.

第１図イは100個の表示体を配設し、基準表示
体（図に於て矢印を付した表示体）よりの点灯表
示体の位置により数値を表示するようにしたもの
であり、同図ロは100個の表示体を配設し、基準
表示体よりの点灯表示体の個数により数値を表示
するようにしたものである。第１図イ，ロとも
に、数値「７」が表示されている。 Figure 1A shows a system in which 100 indicators are arranged, and numerical values are displayed according to the position of the lighted indicator relative to the reference indicator (the indicator with an arrow in the figure). In Figure B, 100 indicators are arranged, and a numerical value is displayed based on the number of lit indicators compared to the reference indicator. In both A and B of FIG. 1, the numerical value "7" is displayed.

第１図イ，ロはともに「１」から「100」まで
の100個の数値を表示できるようにしたものであ
るが、従来の表示装置に於てはこのように、表示
数値の数（第１図に示す表示装置では100個）に
等しい個数の表示体を設ける必要があつた。 Figure 1 A and B are both capable of displaying 100 numbers from 1 to 100, but in conventional display devices, the number of displayed numbers (number of numbers) can be displayed. In the display device shown in FIG. 1, it was necessary to provide a number of display bodies equal to 100).

本考案は、この点に鑑みてなされたものであ
り、必要を表示体の個数を半分に減少させた表示
装置を提供するものである。 The present invention has been devised in view of this point, and provides a display device in which the number of required display bodies is reduced by half.

即ち、本考案は、Ｎ個の表示体を設け、第１の
表示基準位置にある第１基準表示体よりの点灯表
示体の個数又は上記第１基準表示体よりの点灯表
示体の位置により数値を表示するようにしたもの
に於て、表示すべき数値がN′（N′は、上記第１
基準表示体よりの点灯表示体の個数がＮ又は上記
第１基準表示体よりの点灯表示体の位置がＮ番目
の時の表示数値）を超えた時には、基準表示体
を、上記第１基準表示体とは異なる表示位置にあ
る第２の基準表示体に切り換え、該第２の基準表
示体よりの点灯表示体の個数Ｍ又は第２の基準表
示体よりの点灯表示体の位置Ｍ（但しＭは上記第
２の基準表示体を１番目とし、該第２の基準表示
体より数えて点灯表示体が何番目にあるかを表わ
す数とする）により（Ｍ＋N′）を表示するよう
にし、必要な表示体の個数を半分に減少させた表
示装置を提供するものである。 That is, in the present invention, N display bodies are provided, and a numerical value is determined based on the number of lighted display bodies from the first reference display body located at the first display reference position or the position of the light display bodies from the first reference display body. , the number to be displayed is N'(N' is the number 1 above).
When the number of lighting indicators from the reference indicator exceeds N or the display value when the position of the lighting indicator from the first reference indicator is Nth, the reference indicator is changed to the first reference indicator. Switching to a second reference display at a display position different from the second reference display, the number M of the lighting display from the second reference display, or the position M of the lighting display from the second reference display is the number representing the number of lit display elements counting from the second reference display element, with the second reference display element being the first one), so that (M+N') is displayed, and The present invention provides a display device in which the number of display bodies is reduced by half.

以下実施例に基いて本考案を詳細に説明する。 The present invention will be described in detail below based on examples.

第２図は本考案の第１及び第２の実施例に於け
る表示状態を示す図、第３図は本考案の第１の実
施例の構成を示すブロツク図、第４図は同実施例
の動作原理説明に供する図である。 Fig. 2 is a diagram showing the display state in the first and second embodiments of the invention, Fig. 3 is a block diagram showing the configuration of the first embodiment of the invention, and Fig. 4 is the same embodiment. FIG.

まず第２図を参照しながら本実施例の概要を説
明する。本実施例は図に示す如く50個の表示体を
持ち、表示すべき数値が50以下の時は、左端の表
示体Ｄ１を基準表示体とし、該表示体よりの点灯
個数Ｍにより数値Ｍを表示し、表示すべき数値が
50を超えた時は右端の表示体Ｄ５０を基準表示体
とし、該表示体よりの点灯個数Ｍにより数値（50
＋Ｍ）を表示するようにしている。 First, an overview of this embodiment will be explained with reference to FIG. This embodiment has 50 display bodies as shown in the figure, and when the numerical value to be displayed is 50 or less, the leftmost display body D1 is used as the reference display body, and the numerical value M is determined by the number M of lights lit from the display body. The numbers that should be displayed and displayed are
When it exceeds 50, the rightmost display D50 is used as the reference display, and the value (50
+M) is displayed.

以下第３図を参照しながら本実施例の構成を更
に詳細に説明していく。 The configuration of this embodiment will be explained in more detail below with reference to FIG.

図に於て、DSPは50個の表示体を配設して成る
表示部、DDは表示部駆動回路、RXは50ビツト容
量のシフトレジスタである。シフトレジスタRX
はシフト操作が完了すると、その内容をスタテイ
ツクに保持する構成となつている。XBはRXの左
シフト用１ビツトバツフア、PCは計数パルス発
生回路で、PCより計数パルスが出る毎に表示部
DSPに於ける表示数値が「１」ずつ増加してい
く。CGはシフトレジスタRXのシフトパルス発生
回路、CLCはRXの内容をすべて「０」にするた
めのクリア回路、CLKはクリアキーである。JX₁
はRXのシフト操作が完了した後、RXの第１桁
RX₁の内容が「１」であれば出力信号を出力する
回路、JX₂はRXのシフト操作が完了した後、RX
の第２桁RX₂の内容が「１」であれば出力信号を
出力する回路である。 In the figure, DSP is a display section consisting of 50 display elements, DD is a display drive circuit, and RX is a 50-bit capacity shift register. shift register rx
When the shift operation is completed, the contents are held statically. XB is a 1-bit buffer for left shifting of RX, PC is a counting pulse generation circuit, and the display is displayed every time a counting pulse is output from the PC.
The displayed value on the DSP increases by "1". CG is a shift pulse generation circuit for the shift register RX, CLC is a clear circuit for setting all the contents of RX to "0", and CLK is a clear key. JX ₁
is the first digit of RX after the RX shift operation is completed.
If the content of RX ₁ is "1", the circuit outputs the output signal, and JX ₂ outputs the RX signal after the RX shift operation is completed.
If the content of the second digit _RX2 is "1", the circuit outputs an output signal.

本実施例は、タイマーとかカウンタに適した例
であつて、まずクリアキーCLKを押して、シフ
トレジスタRXの全ビツトをクリアしておき、そ
の後計数パルス発生回路PCから計数パルスが与
えられる毎に、RXをカウントアツプあるいはカ
ウントダウンさせて、第２図に示す表示をさせる
ようにしたものである。PCを１秒信号発生回路
とすることにより本実施例はタイマーとなり、ま
たPCを、別に設けたスイツチを押す毎に１発ず
つパルスを発生する回路とすることにより本実施
例はカウンタとなる。 This embodiment is an example suitable for a timer or a counter. First, all bits of the shift register RX are cleared by pressing the clear key CLK, and then every time a counting pulse is given from the counting pulse generation circuit PC, The RX is counted up or down to display the display shown in Figure 2. By using the PC as a one-second signal generating circuit, this embodiment becomes a timer, and by using the PC as a circuit that generates one pulse each time a separately provided switch is pressed, this embodiment becomes a counter.

Ｆ，ＧはRS型フリツプフロツプ、AG₁，AG₂
はアンドゲートである。S₁，S₂，S₃，S₄はそれぞ
れＦ，AG₁，AG₂，Ｇの出力信号を表現し、回路
中に挿入されているのは、これらの信号が出力さ
れると線路が導通することを意味する。 F, G are RS type flip-flops, AG ₁ , AG ₂
is an and gate. S ₁ , S ₂ , S ₃ , and S ₄ represent the output signals of F, AG ₁ , AG ₂ , and G, respectively, and what is inserted in the circuit is that when these signals are output, the line becomes conductive. It means to do.

CLはクリアキーCLKを押した時「１」になる
信号、I₁はインバータである。 CL is a signal that becomes "1" when the clear key CLK is pressed, and _I1 is an inverter.

またOR₁，OR₂，OR₃はオアゲート、I₂はイン
バータである。T₁は時間信号で、シフト操作に
使われるもので、シフト時の第１番目のクロツク
パルスが出た時に「１」になる通常の時間信号で
ある。 Further, OR ₁ , OR ₂ , and OR ₃ are OR gates, and I ₂ is an inverter. _T1 is a time signal used for shift operations, and is a normal time signal that becomes "1" when the first clock pulse during a shift occurs.

以下動作説明を行う。 The operation will be explained below.

［クリアキーCLKを操作した時］ クリアキーCLKが操作されると、フリツプフ
ロツプＦがセツトされ、フリツプフロツプＧがリ
セツトされると共に、クリア回路CLCにてシフ
トレジスタRXの内容がすべて「０」になる。
「１」を記憶するRXのビツトに対応する表示体が
点灯する。従つてクリアキーCLKの操作によつ
て表示部DSPのすべての表示体が消灯する。計数
パルス発生回路PCから計数パルスが出ない状態
では、フリツプフロツプＦのセツトでS₁が出ても
実質的に、シフトパルス発生回路CGが動作しな
いので、RXの内容は変らない。[When the clear key CLK is operated] When the clear key CLK is operated, the flip-flop F is set, the flip-flop G is reset, and the contents of the shift register RX are all set to "0" by the clear circuit CLC.
The display corresponding to the RX bit that stores "1" lights up. Therefore, by operating the clear key CLK, all the displays on the display section DSP are turned off. When the count pulse generation circuit PC does not output a count pulse, even if _S1 is output when the flip-flop F is set, the shift pulse generation circuit CG does not operate, so the contents of RX do not change.

［クリアキーCLKを操作した後に、PCより計数パ
ルスが出力された時］ S₁が発生しているのでCGにシフトパルス発生
指示信号が与えられると共に、実質的にオアゲー
トOR₁の出力がシフトレジスタRXの最高位ビツ
ト（RX₅₀）の入力に接続される。RXは50ビツト
であるので、CGは50個のシフトパルスを出力す
る。これはS₂，S₃，S₄発生時に於ても同様であ
る。オアゲートOR₁の一方の入力には時間信号T₁
が与えられており、他方の入力にはRXの第２ビ
ツトRX₂よりの出力が与えられている。このよう
に接続して50個のシフトパルスをシフトパルス発
生回路CGより与えると、RX₅₀だけに「１」が入
る。更に計数パルス発生回路PCより第２の計数
パルスが出て、再度CGより50個のシフトパルス
が出ると今度はRX₅₀とRX₄₉だけが「１」にな
る。このようにしてPCより47個の計数パルスが
出た後の表示状態が第２図Ａのようになる。[When a count pulse is output from the PC after operating the clear key CLK] Since S ₁ is generated, a shift pulse generation instruction signal is given to the CG, and the output of the OR gate OR ₁ is essentially the shift register. Connected to the input of the highest bit of RX (RX ₅₀ ). Since RX is 50 bits, CG outputs 50 shift pulses. This also applies when S ₂ , S ₃ , and S ₄ occur. One input of the OR gate OR ₁ receives the time signal T ₁
is given, and the output from the second bit _RX2 of RX is given to the other input. When connected in this manner and 50 shift pulses are applied from the shift pulse generation circuit CG, only RX ₅₀ receives "1". Furthermore, when a second counting pulse is output from the counting pulse generation circuit PC and 50 shift pulses are output from the CG again, only RX ₅₀ and RX ₄₉ become "1". In this way, the display state after 47 counting pulses are output from the PC is as shown in FIG. 2A.

この動作原理を第４図を用いて説明する。便宜
上シフトレジスタRXのビツト数を４ビツトとし
ている。従つてシフトパルスは４個与えられる。 The principle of this operation will be explained using FIG. 4. For convenience, the number of bits of the shift register RX is set to 4 bits. Therefore, four shift pulses are given.

第１のパルスが出た時、RXの内容は１ビツト
ずつ右にシフトするが、この時T₁が出るので、
最上位ビツトに「１」が入る。第２〜第４のパル
スの時はT₁は出ない（T₁は低レベルにある）の
でリング的に情報が変化する。第４のパルスが出
終つた状態ではRXの内容は「1000」となつて第
１の状態となる。次に再び４個のパルスが出る
と、この第１のパルスでT₁のため最上位ビツト
に「１」が入ると共に、もとの内容が右に１ビツ
トシフトする。こうして４個のパルスが出力され
た後は、RXの内容は「1100」となる。 When the first pulse is output, the contents of RX are shifted to the right one bit at a time, but at this time _T1 is output, so
“1” is placed in the most significant bit. During the second to fourth pulses, _T1 is not output ( _T1 is at a low level), so the information changes in a ring-like manner. When the fourth pulse has finished being output, the contents of RX become "1000" and enter the first state. Next, when four pulses are issued again, the first pulse enters "1" in the most significant bit because it is _T1 , and the original content is shifted one bit to the right. After four pulses are output in this way, the content of RX becomes "1100".

以上は、オアゲートOR₁に関連した動作であ
る。 The above is the operation related to OR gate OR ₁ .

つぎに、第２図Ａの状態からＢの状態になつ
て、Ｃの状態に移る時の動作原理を説明する。 Next, the principle of operation when changing from the state A to the state B and then to the state C in FIG. 2 will be explained.

Ａの状態が進行していつて、Ｂの状態になつた
ことは、RX₁の内容を判断し、それが「１」にな
つたことで検出される。即ち判断回路JX₁の出力
信号が出ることによつて、Ｂの状態になつたこと
が検出される。この出力信号にてフリツプフロツ
プＦをリセツトする。このＢの状態では当然
RX₁，RX₂の双方が「１」であるためアンドゲー
トAG₁がオンしてS₂が発生する（フリツプフロツ
プＧはクリアキーCLKの操作によつてリセツト
されたままである）。 The progress of state A to state B is detected by determining the content of RX ₁ and determining that it becomes "1". That is, by outputting the output signal of the judgment circuit JX ₁ , it is detected that the state B has been reached. This output signal resets the flip-flop F. In this state of B, of course
Since both RX ₁ and RX ₂ are "1", AND gate AG ₁ is turned on and S ₂ is generated (flip-flop G remains reset by the operation of clear key CLK).

S₂が出たことによつて、Ｂ→Ｃに変化させる。
この動作原理を第４図で説明する。 By rolling S ₂ , change from B to C.
The principle of this operation will be explained with reference to FIG.

S₂が出ている時に、計数パルス発生回路PCよ
りパルスが出ることによつて前と同様、シフトパ
ルス発生回路CGより４個のパルスが出る（第３
図では当然50個のパルスが出る）。この時の第１
パルスの時にT₁の作用でRXの最上位ビツトに
「１」が入る。なおこの時（S₂発生時）にはRXに
１ビツトのバツフアXBが接続される。第２〜第
４パルスではインバータの作用でＸ_Bの内容の反
転信号がRXの入力に与えられるので、第４パル
スが出終つた段階では、RXの内容は「0001」と
最下位ビツトのみ「１」、あとは全て「０」とな
る。 When S ₂ is output, a pulse is output from the counting pulse generation circuit PC, and as before, four pulses are output from the shift pulse generation circuit CG (the third
In the figure, of course 50 pulses are output). The first at this time
At the time of pulse, ``1'' is entered in the most significant bit of RX due to the action of _T1 . Note that at this time (when _S2 occurs), a 1-bit buffer XB is connected to RX. During the second to fourth pulses, an inverted signal of the _contents of 1", and everything else becomes "0".

以上の動作は第３図のオアゲートOR₂に関連す
るものである。 The above operation is related to OR gate OR ₂ in FIG.

次に第２図Ｃの状態からＤの状態へ変化する時
の動作原理を説明する。 Next, the principle of operation when changing from the state shown in FIG. 2 C to the state shown in D will be explained.

第２図Ｃの状態ではRX₁＝１，RX₂＝０であ
る。従つてアンドゲートAG₁はオフし、AG₂がオ
ンしてS₃が出る。S₃が発生している状態で、計数
パルス発生回路PCより計数パルスが出ると、第
２図Ｃの状態からＤの状態に進む。この時の動作
原理を第４図を用いて説明する。 In the state shown in FIG. 2C, RX ₁ =1 and RX ₂ =0. Therefore, AND gate AG ₁ is turned off, AG ₂ is turned on, and S ₃ is output. When a counting pulse is output from the counting pulse generating circuit PC while _S3 is being generated, the state progresses from the state shown in C to the state shown in FIG. 2. The operating principle at this time will be explained using FIG. 4.

第１のパルスでRXの最上位ビツトに「１」が
入るとともに、他の内容は１ビツト右シフトす
る。第１のパルスが出る前のRXの最下位ビツト
の内容「１」は１ビツトバツフアＸ_Bに入る。以
下第２〜第４パルスの時にはＸ_Bの出力をRXの入
力にもどすことによつて第４パルス発生後はRX
の内容は「0011」となる。以下再びPC出力にて
CGより４個のパルスが出た後はRXの内容は
「0111」となる。これは第２図Ｄの状態に対応す
る。 With the first pulse, "1" is entered into the most significant bit of RX, and the other contents are shifted to the right by one bit. The content "1" of the least significant bit of RX before the first pulse is output goes into the 1-bit buffer _XB . Below, during the second to fourth pulses, by returning the output of X _B to the input of RX, after the fourth pulse is generated, RX
The content will be "0011". Below is the PC output again
After 4 pulses are output from CG, the content of RX becomes "0111". This corresponds to the situation in FIG. 2D.

RXの内容が「0001」から「0011」となつた時
は、RX₁＝１，RX₂＝１に相当するのでアンドゲ
ートAG₂はオフする。なおRXの内容が「0001」
の時のRX₁＝１，RX₂＝０でS₃を出した時、フリ
ツプフロツプＧのセツト入力へも、S₃をセツト信
号として与えておく。そしてS₃発生状態でのPC
出力で上述のように、RXの内容を「0001」から
「0011」とするとともに、S₃でフリツプフロツプ
Ｇをセツトする。つまりRXの内容が「0011」と
なつた時にはＧはセツトされている。RXの内容
が「0011」となることによつてRX₁＝１，RX₂＝
１となるが、アンドゲートAG₁の第３入力にはＧ
のリセツト出力が与えられているので、アンドゲ
ートAG₁はオフのままでS₄だけが出る。 When the content of RX changes from "0001" to "0011", this corresponds to RX ₁ =1 and RX ₂ =1, so the AND gate AG ₂ is turned off. Please note that the content of RX is "0001"
When S3 is output with RX ₁ = ₁ and RX ₂ = 0, S ₃ is also applied to the set input of flip-flop G as a set signal. And PC in S ₃ occurrence state
At the output, as described above, the contents of RX are changed from "0001" to "0011", and flip-flop G is set in _S3 . In other words, when the content of RX becomes "0011", G is set. As the content of RX becomes “0011”, RX ₁ = 1, RX ₂ =
1, but the third input of AND gate AG ₁ has G
Since the reset output is given, AND gate _AG1 remains off and only _S4 is output.

S₄に基く動作はS₃に基く動作と全く同様であ
る。 The operation based on S ₄ is exactly the same as the operation based on S ₃ .

このようにして第２図Ｄの状態が進行してゆ
く。 In this way, the state shown in FIG. 2D progresses.

フリツプフロツプＧはクリアキーCLKの操作
によつてリセツトされる。従つてクリアキー
CLKを操作するまでは第２図Ｄの状態を進め
る。 Flip-flop G is reset by operating clear key CLK. Therefore clear key
Until CLK is operated, the state shown in Figure 2 D is advanced.

以上で本考案の第１の実施例の説明を終る。 This concludes the description of the first embodiment of the present invention.

次に本考案の第２の実施例を説明する。 Next, a second embodiment of the present invention will be described.

第２の実施例は、その時のデータ（カウント内
容）を記憶するメモリ（カウンタ）とは別に表示
制御回路を設ける方式を採用したもで、この実施
例の特徴は、メモリ（カウンタ）の内容がどうい
う形に途中で変化しても表示がそれに対応する点
である。例えばカウント用信号発生回路を１秒信
号発生回路で構成し、カウンタCOを時刻記憶カ
ウンタとして、入力装置Iuにて、カウンタCOの
内容を適宜変更させても問題なく所望の表示がで
きる。あるいはスピードメータのようにカウンタ
COの内容が必ずしも上昇するとは限らないもの
についても同じ様に扱える。 The second embodiment adopts a method in which a display control circuit is provided separately from the memory (counter) that stores the data (count contents) at that time.The feature of this embodiment is that the contents of the memory (counter) The point is that no matter how the shape changes during the process, the display will correspond to it. For example, if the count signal generation circuit is constituted by a one-second signal generation circuit, and the counter CO is a time storage counter, the contents of the counter CO can be appropriately changed using the input device Iu, and a desired display can be obtained without any problem. Or a counter like a speedometer
The same can be applied to cases where the CO content does not necessarily increase.

第５図は第２の実施例の構成を示すブロツク
図、第６図は同実施例の動作説明に供するフロー
チヤートである。 FIG. 5 is a block diagram showing the configuration of the second embodiment, and FIG. 6 is a flowchart for explaining the operation of the second embodiment.

第５図に於て、DSPは表示部、DDは表示部駆
動回路、RXは50ビツトのシフトレジスタ、SHR
はRXの内容を１ビツト右シフトする回路、ASは
加減算器（該加減算器ASは命令18が与えられた
時のみ減算器として働く）、Ｊ_F，Ｊ_PC，Ｊ_IU，Ｊ
_CA=0，Ｊ_RC=0，Ｊ_RC>₅₀は状態判断回路、CA，
RC，COはカウント用レジスタ、CCはCOをカウ
ントさせる回路、PCはカウント用信号発生回路
（時計であれば１秒信号発生回路）、ＦはRS型フ
リツプフロツプ、Iuは入力装置である。 In Figure 5, DSP is the display section, DD is the display drive circuit, RX is the 50-bit shift register, and SHR is the display section.
is a circuit that shifts the contents of RX to the right by 1 bit, AS is an adder/subtractor (the adder/subtractor AS works as a subtracter only when instruction 18 is given), J _F , J _PC , J _IU , J
_CA=0 , JRC ₌₀ , _JRC > ₅₀ is a state judgment circuit, CA,
RC and CO are count registers, CC is a circuit that makes CO count, PC is a count signal generation circuit (for a watch, it is a 1-second signal generation circuit), F is an RS type flip-flop, and Iu is an input device.

以下第６図のフローチヤート及び第２の表示状
態に基いて動作を説明する。 The operation will be explained below based on the flowchart of FIG. 6 and the second display state.

以下の説明に於て、ni（ｉ＝１，………27）は
ステツプを表わす。 In the following explanation, ni (i=1,...27) represents a step.

niの「CL」はここでは図示しないがカウンタ
用レジスタCOの内容をクリア（「０」を入れる）
するための信号であり、クリアキーの操作によつ
て出力されるクリア信号である。クリアキーの操
作によつてn₁→n₂と進み、COの内容を「０」に
する。本実施例に於ては、このCOの内容が表示
部DSPに於て表示される。カウント用信号発生回
路PCよりの計数パルス出力、入力装置IuよりCO
への入力がなければ、n₁→n₃→ｎ〓₂₇→n₁を繰り返
すが、そのうちPCより計数パルス出力が出れ
ば、n₃→n₄と進んでCOの内容を「１」カウント
アツプさせる。PCより計数パルス出力が出る毎
にCOをカウントアツプするのはその時の装置の
動作そのものである。 ni's "CL" is not shown here, but clears the contents of the counter register CO (enters "0")
This is a clear signal output by operating the clear key. By operating the clear key, the sequence advances from n ₁ to n ₂ and the content of CO is set to "0". In this embodiment, the contents of this CO are displayed on the display section DSP. Counting pulse output from the counting signal generation circuit PC, CO from the input device Iu
If there is no input to , repeat n ₁ → n ₃ → n 〓 ₂₇ → n ₁ , but if a counting pulse is output from the PC, proceed as n ₃ → n ₄ and count up the contents of CO by "1". let Counting up CO each time a counting pulse is output from the PC is the actual operation of the device at that time.

以下の処理は所望の表示をさせるためのもの
で、もちろんPCから次の計数パルスが出るまで
に処理を終える。 The following processing is for displaying the desired display, and of course the processing will be completed before the next counting pulse is output from the PC.

n₅でCOの内容をそのままカウント用レジスタ
RCに移す。n₆の「50→CA」は、本実施例の表示
部DSPが50個の表示体をもつていて、後述するが
50個の表示体全部に所望の表示（点灯か非点灯
か）をさせるための処理完了条件に使う。n₇は
RCの内容（ここでは実質的にCOの内容と同じで
ある）が50以下か否かをみている。つまり、RC
の内容が50以下ならば第２図Ａ，Ｂの表示形態を
とり、50を越えれば、Ｃ，Ｄの表示形態に変え
る。この区別である。この判断結果はフリツプフ
ロツプＦに記憶させておく。即ちRCの内容が50
以下ならばn₈に進んで、Ｆをリセツトし、50を越
えていればn₉に進んでＦをセツトしておく。そし
て以下の制御をn₁₀で区別している。 With n ₅ , the contents of CO are used as a register for counting.
Move to RC. "50→CA" in n ₆ means that the display unit DSP of this embodiment has 50 display bodies, which will be described later.
It is used as a processing completion condition to make all 50 display objects display the desired display (lighting or non-lighting). n ₇ is
We are looking at whether the content of RC (here essentially the same as the content of CO) is less than 50. In other words, R.C.
If the content is less than 50, the display formats shown in FIG. This is the distinction. The result of this judgment is stored in the flip-flop F. That is, the content of RC is 50
If it is less than 50, proceed to _n8 and reset F; if it exceeds 50, proceed to _n9 and set F. The following controls are distinguished by _n10 .

［RCの内容が50以下の時］ RCの内容が50以下の時にはＦがリセツトされ
ているので、n₁₁に進み、50からRCの内容を減じ
た値をRCに入れる。この値はシフトレジスタRX
の下位部分に「０」を導入する処理に用いられる
もので、この値に等しい数の「０」がRXの下位
部分に導入される。第２図に対応させて具体的に
説明すると、もしRCの内容が「47」になつてい
れば、50−47＝３であり、丁度表示が消えている
部分の表示体数に相当するものである。[When the content of RC is less than 50] When the content of RC is less than 50, F has been reset, so proceed to _n11 and enter the value obtained by subtracting the content of RC from 50 into RC. This value is the shift register RX
This is used for the process of introducing "0" into the lower part of RX, and the number of "0" equal to this value is introduced into the lower part of RX. To explain in detail in conjunction with Figure 2, if the content of RC is "47", 50-47 = 3, which corresponds to the number of objects displayed in the part where the display is blanked. It is.

n₁₂はカウント用レジスタCAの内容のチエツク
で、今は当然n₆で入れた「50」が入つているので
n₁₃に進む。n₁₃ではRXの内容を全体に１ビツト
右シフトさせる。これはRXの最上位（RX₅₀）に
「０」又は「１」のデータを入れるための前処理
になる。 n ₁₂ is a check of the contents of the count register CA, and of course it currently contains "50" that was entered in n ₆ .
Go to n ₁₃ . n ₁₃ shifts the entire contents of RX to the right by 1 bit. This is preprocessing for putting data of "0" or "1" into the topmost RX (RX ₅₀ ).

第２図のＡはRC＝47に相当する状態で、この
時以下はRC≠０であり、n₁₅に進み、「RC−１」
を行つて、n₁₆でRX₅₀に「０」を入れる。そして
n₁₇で「CA−１」（今の場合は「50−１＝49→
CA」）を行う。そしてn₁₂に戻る。「CA＝49」で
あるため、n₁₃に進み、「RX右」をするので、ス
テツプn₁₆でRX₅₀に入れた「０」はRX₅₀からRX₄₉
にシフトされる。RCの初期値を47とすると、先
のn₁₁にてRCの内容が「３」に、更にn₁₅にて
「２」になつているので、RC≠０であり、n₁₄→
n₁₅と進み、「RC−１」を実行し、n₁₆で「０→
RX₅₀」を、n₁₇で「CA−１」を実行してn₁₂に戻
る。この処理を「RC＝０」になるまで即ち今の
場合３回繰り返す。この結果RX₅₀〜RX₄₈に
「０」が入る。RX₅₀〜RX₄₈に「０」を入れてn₁₂
に戻つた時のCAの内容は「47」である。「RC＝
０」になると、今度はn₁₄→n₁₈に進み、RX₅₀に
「１」を入れる。この処理を「CA＝０」になるま
で、即ち４７回繰り返す。「CA＝０」になつた時
点では、RXの内容はRX₁〜RX₃に「０」がRX₄〜
RX₅₀に「１」が入つている。「CA＝０」になれ
ばn₁₂からn₁に戻る。この時のRXの内容を表示す
ることによつて第２図Ａの表示が得られる。以
後、カウント用信号発生回路PCよりの計数パル
ス出力又は入力装置IUよりの入力がなければこ
の状態を維持する。 A in Figure 2 is a state corresponding to RC = 47, and at this time, RC≠0, and proceed to n ₁₅ , "RC-1"
and put "0" in RX ₅₀ with n ₁₆ . and
n ₁₇ is "CA-1" (in this case "50-1=49→
CA”). And back to n ₁₂ . Since "CA=49", proceed to n ₁₃ and do "RX right", so the "0" entered in RX ₅₀ in step n ₁₆ will be changed from RX ₅₀ to RX _49.
will be shifted to If the initial value of RC is 47, the content of RC becomes "3" at n ₁₁ and "2" at n ₁₅ , so RC≠0, and n ₁₄ →
Proceed to n ₁₅ , execute "RC- ₁ ", and proceed to "0→
RX ₅₀ '', execute ``CA-1'' on n ₁₇ , and return to n ₁₂ . This process is repeated three times until "RC=0", that is, in this case, three times. As a result, "0" is entered in RX ₅₀ to _{RX 48} . Enter “0” in RX ₅₀ to RX ₄₈ and enter n ₁₂
The contents of CA when returned to is "47". “RC＝
When it reaches "0", proceed to n ₁₄ → n ₁₈ and put "1" in RX ₅₀ . This process is repeated until "CA=0", that is, 47 times. At the time when "CA=0", the contents of RX are "0" in RX ₁ ~ RX ₃ and RX ₄ ~
RX ₅₀ contains "1". When "CA=0", _n12 returns to _n1 . By displaying the contents of RX at this time, the display shown in FIG. 2A can be obtained. Thereafter, this state is maintained unless there is a counting pulse output from the counting signal generation circuit PC or an input from the input device IU.

PCより計数パルス出力が出る毎に上記処理を
繰り返す。従つてその都度n₅でCO→RCを行つて
いるのでCOの内容が変つても表示がそれに追従
する。 The above process is repeated every time a counting pulse is output from the PC. Therefore, since CO → RC is performed at _n5 each time, even if the content of CO changes, the display will follow it.

［RCの内容が50を超える時］ カウンタ用レジスタCOの内容が51以上になれ
ば、第２図に示すようにＢ→Ｃ→Ｄと移さねばな
らない。この処理を述べる。[When the contents of RC exceed 50] When the contents of the counter register CO exceed 51, it is necessary to move from B to C to D as shown in FIG. This process will be described below.

CR＝51とすると、n₇の条件が満足されてn₉に
進みフリツプフロツプＦをセツトする。これにて
n₁₀→n₁₉と進む。n₁₉の「RC−50」は第２図の
Ｃ，Ｄでの点灯している部分の表示体数を算出す
るためのものである。n₅で「CO→RC」をしてい
るので「RC＝51」、従つてn₁₉で「51−50＝１→
RC」を実行する。n₂₀はn₁₂と同じ考え方であ
り、n₂₁に進む。n₂₁もn₁₃と同じ考え方である。
n₂₂では、今の場合「RC＝１」であるので、n₂₃
に進んで「RC−１」を行つた後にn₂₄でRX₅₀に
「１」を入れる。そしてn₂₅に進んでn₁₇と同様に
「CA−１」を行つてn₂₀に戻る。その後n₂₀→n₂₁→
n₂₂と進む。先のn₂₃の「RC−１」の実行によつ
て「RC＝０」となつている。よつてn₂₂→n₂₆に
進んで今度は「０」をRX₅₀に入れる。この処理
を「CA＝０」になるまで即ち49回繰り返す。こ
れによつてRXの内容はRX₁だけに「１」RX₂〜
RX₅₀に「０」が入る。この内容を表示すると第
２図Ｃの如くなる。カウンタ用レジスタCOの内
容が55であれば、n₁₉の「RC−50」は「55−50＝
５→RC」となり、上記の処理後はRX₁〜RX₅に
「１」、RX₆〜RX₅₀に「０」が入り、これを表示す
ると第２図Ｄに示す表示が得られる。 If CR=51, the condition of _n7 is satisfied and the process goes to _n9 to set flip-flop F. With this
Proceed as n ₁₀ → n ₁₉ . "RC-50" of _n19 is used to calculate the number of display objects in the illuminated portions at C and D in FIG. Since "CO → RC" is done at n ₅ , "RC = 51", therefore, at n ₁₉ "51 - 50 = 1 →
RC”. n ₂₀ is the same idea as n ₁₂ , proceed to n ₂₁ . n ₂₁ has the same idea as n ₁₃ .
At n ₂₂ , in this case "RC=1", so n ₂₃
After proceeding to ``RC-1'', enter ``1'' into RX ₅₀ at n ₂₄ . Then, proceed to n ₂₅ , perform "CA-1" in the same way as n ₁₇ , and return to n ₂₀ . Then n ₂₀ →n ₂₁ →
Proceed with n ₂₂ . By executing "RC-1" in _n23 , "RC=0" is set. Then proceed to n ₂₂ → n ₂₆ and this time enter "0" into RX ₅₀ . This process is repeated 49 times until "CA=0". As a result, the contents of RX are "1" only in RX ₁ , and RX ₂ ~
“0” is entered in RX ₅₀ . When this content is displayed, it will look like Figure 2C. If the content of counter register CO is 55, "RC-50" of _n19 is "55-50=
5→RC", and after the above processing, "1" is entered in RX ₁ to RX ₅ , "0" is entered in RX ₆ to RX ₅₀ , and when these are displayed, the display shown in FIG. 2D is obtained.

なお、n₂₇は入力装置IUよりカウンタ用レジス
タCOに数値が導入された時に対応するために設
けられているものであり、IUよりCOへ数値が入
力されたことが検出されると、n₂₇→n₅へ進み、
「CO→RC」を実行し、以後、前述したと同様の
処理が実行されるので、IUよりCOへ入力された
数値が表示部DSPにて表示される。 Note that n ₂₇ is provided to handle when a numerical value is input from the input device IU to the counter register CO, and when it is detected that a numerical value has been input from IU to CO, n ₂₇ → Go to n ₅ ,
"CO→RC" is executed, and the same processing as described above is executed thereafter, so the numerical value input from the IU to the CO is displayed on the display unit DSP.

以上で第２の実施例の説明を終わる。 This concludes the description of the second embodiment.

次に本考案の第３の実施例を説明する。 Next, a third embodiment of the present invention will be described.

上記第１、第２の実施例はともに、点灯表示体
の個数により数値を表示するようにした表示装置
に於て、本考案を実施したものであるが、第３の
実施例は点灯表示体の位置により数値を表示する
ようにしたものに於て本考案を実施したものであ
る。 In both the first and second embodiments, the present invention is implemented in a display device that displays numerical values based on the number of lighted display bodies, but the third embodiment uses a light display body. The present invention has been implemented in a device in which numerical values are displayed according to the position of .

第７図に示すように、１個の表示体で数値
「ｎ」と「101−ｎ」（但しｎは１≦ｎ≦50を満た
す整数）とを表示させるため、区別用の表示体
DISDを設け、この区別用表示体DISDが非点灯か
点灯かによつて表示数値が「ｎ」か「101−ｎ」
かを区別させるようにしている。第７図イは数値
「７」を表示し、同図ロは数値「94」を表示して
いる状態を示す。 As shown in Figure 7, in order to display the numerical values "n" and "101-n" (however, n is an integer satisfying 1≦n≦50) in one display, a display for differentiation is used.
A DISD is installed, and the displayed value is "n" or "101-n" depending on whether this discrimination display DISD is not lit or lit.
I'm trying to differentiate between them. FIG. 7A shows the numerical value "7" being displayed, and FIG. 7 B shows the numerical value "94" being displayed.

本考案の表示装置は時計、あるいはスピードメ
ータ等の測定器の表示装置として応用できるもの
である。 The display device of the present invention can be applied as a display device for a clock or a measuring device such as a speedometer.

以上詳細に説明した本考案の表示装置によれ
ば、複数個の表示体を設け、該表示体中の点灯表
示体の位置又は点灯表示体の個数により数値を表
示するようにした表示装置に於て、必要とされる
表示体の個数を従来に比較して半分に減少させる
ことができるので、表示装置の構成の簡略化を達
成できる。また、表示駆動回路をLSI化する場合
にはそのピン数を従来に比較して著しく減少させ
るとができるので、表示部駆動回路のLSI化にき
わめて有利である。 According to the display device of the present invention described in detail above, the display device is provided with a plurality of display bodies and displays a numerical value based on the position of the lighted display body among the display bodies or the number of lighted display bodies. As a result, the number of required display bodies can be reduced by half compared to the conventional display, so that the structure of the display device can be simplified. Further, when the display drive circuit is implemented as an LSI, the number of pins can be significantly reduced compared to the conventional technology, which is extremely advantageous for implementing the display drive circuit as an LSI.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の表示装置の説明に供する図、第
２図は本考案の第１及び第２の実施例に於ける表
示状態を示す図、第３図は本考案の第１の実施例
の構成を示すブロツク図、第４図は同実施例の動
作原理説明に供する図、第５図は本考案の第２の
実施例の構成を示すブロツク図、第６図は同実施
例の動作説明に供するフローチヤート、第７図は
本考案の第３の実施例の説明に供する図である。 符号、Ｄ１，Ｄ５０：基準表示体。 FIG. 1 is a diagram for explaining a conventional display device, FIG. 2 is a diagram showing display states in the first and second embodiments of the present invention, and FIG. 3 is a diagram showing the first embodiment of the present invention. 4 is a diagram for explaining the operating principle of the second embodiment of the present invention. FIG. 5 is a block diagram showing the structure of the second embodiment of the present invention. FIG. 6 is a diagram showing the operation of the second embodiment. FIG. 7 is a flowchart for explaining the third embodiment of the present invention. Code, D1, D50: Reference display body.

Claims (1)

【実用新案登録請求の範囲】 複数個の表示体を一列に配置し、かつ基準位置
からの表示体の点灯個数、又は該基準位置からの
表示体の点灯位置により数値を表示するようにし
た表示装置に於て、 前記表示体の個数と前記表示すべき数値との大
小関係を判別する判別手段と、前記判別手段によ
る判別の結果、前記表示体の個数が前記表示すべ
き数値より大きい時、該数値に対応する個数の表
示体、又は該数値に対応する位置の表示体を第１
の基準位置に基づいて点灯する第１の点灯手段と
前記判別手段による判別の結果、前記表示体の個
数が前記表示すべき数値より小さい時、前記数値
と前記個数との差を算出し、該算出結果に対応す
る個数の表示体、又は該算出結果に対応する位置
の表示体を第２の基準位置に基づいて点灯する第
２の点灯手段とを備えて成ることを特徴とする表
示装置。[Claims for Utility Model Registration] A display in which a plurality of display bodies are arranged in a line and a numerical value is displayed based on the number of lit display bodies from a reference position or the lighting position of the display bodies from the reference position. In the apparatus, a determining means for determining a magnitude relationship between the number of display bodies and the numerical value to be displayed, and as a result of determination by the determining means, when the number of the display bodies is larger than the numerical value to be displayed, The number indicating body corresponding to the numerical value or the indicating body at the position corresponding to the numerical value is the first
As a result of the discrimination by the first lighting means that lights up based on the reference position of the indicator and the discrimination means, when the number of the display objects is smaller than the numerical value to be displayed, calculate the difference between the numerical value and the number of display objects, and A display device comprising: a second lighting device that lights up a number of display bodies corresponding to a calculation result or a display body at a position corresponding to the calculation result based on a second reference position.