JPS6139298A - Control device of dynamic random access memory - Google Patents
Control device of dynamic random access memoryInfo
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- JPS6139298A JPS6139298A JP15703584A JP15703584A JPS6139298A JP S6139298 A JPS6139298 A JP S6139298A JP 15703584 A JP15703584 A JP 15703584A JP 15703584 A JP15703584 A JP 15703584A JP S6139298 A JPS6139298 A JP S6139298A
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- address
- refresh
- bank
- banks
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はダイナミックランダムアクセスメモリ(Dyn
amic Random Access Memor
y以下DRA Mと略す)の制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a dynamic random access memory (Dyn
amic Random Access Memory
The present invention relates to a control device for DRAM (hereinafter abbreviated as DRAM).
(従来の技術)
DRAMは小さいチップに大容量を記憶できるので、各
種メモリシステムに使用されている。近年は、システム
の大容量化が要求される一方、DRAMの価格が急速に
低下しているので、DRAMが広い範囲に使用されつつ
ある。(Prior Art) DRAMs are used in various memory systems because they can store large amounts of data in small chips. In recent years, while there has been a demand for larger capacity systems, the price of DRAMs has been rapidly decreasing, so DRAMs are being used in a wide range of areas.
第5図及び第6図はDRAMの基本動作モードを示すタ
イムブ・ヤードで、第5図はリード時、第6図はリフレ
ッシュ時をそれぞれ示している。FIGS. 5 and 6 are time frames showing the basic operating modes of the DRAM, with FIG. 5 showing the read time and FIG. 6 the refresh time, respectively.
DRAMは通常のアクセス(リード、ライト)とリフレ
ッシュサイクルがあるが、リフレッシュサイクルは2+
113で128回行う必要がある。従って、DRAMの
リフレッシュ中はDRAMにアクセスができなくなり、
持ち時間が入る。DRAM has normal access (read, write) and refresh cycles, but refresh cycles are 2+
It is necessary to perform 128 times with 113. Therefore, while the DRAM is being refreshed, the DRAM cannot be accessed.
There will be time.
第7図は従来のDRAMの制御装置の一例を示す構成ブ
ロック図である。DRAM8に対して、通常のアクセス
の場合、マイクロプロセッシングユニット(以下MP(
Jと略す)につながるアドレスバス上゛のアドレスは、
セレクタ6によってロウアドレス、コラムアドレスに分
解され、すべてのDRAMに共通に入力される。D R
A M 8の制御信号RA S (row addr
ess 5trobe) 、 CA S(coluw
+n adress 5trobe) 、
WE (writeenable)は、タイミング
発生部4から出力され、バンクセレクタ7において、上
位アドレスによって切り換えられ、ひとつのバンクに対
してアクセスが行われる。FIG. 7 is a block diagram showing an example of a conventional DRAM control device. In the case of normal access to DRAM8, the microprocessing unit (hereinafter referred to as MP)
The address on the address bus connected to
The selector 6 decomposes the address into a row address and a column address, which are commonly input to all DRAMs. D R
A M 8 control signal RA S (row addr
ess 5trobe), CA S(coluw
+n address 5trobe),
WE (writeenable) is output from the timing generator 4, is switched by the bank selector 7 according to the upper address, and one bank is accessed.
又、DRAM8のリフレッシュの場合、リフレッシ1ア
ドレスカウンタ5からのリフレッシュアドレスが、セレ
クタ6で選択されてづべてのDRAMに共通に入力され
る。この時、RAS信号もすべてのDRAMに入力され
てリフレッシュが行われる。Further, in the case of refreshing the DRAM 8, the refresh address from the refresh 1 address counter 5 is selected by the selector 6 and commonly input to all DRAMs. At this time, the RAS signal is also input to all DRAMs to perform refresh.
(発明が解決しようとする問題点)
従って、このような構成の従来の制御装置においては、
DRAMのリフレッシュが終るまでDRAM8に対して
は)7クセスができず、メモリのスピード、システムの
パフォーマンスに悪い影響を及ぼすという問題点があっ
た。(Problems to be Solved by the Invention) Therefore, in the conventional control device having such a configuration,
There is a problem in that DRAM8 cannot be accessed until the refresh of the DRAM is completed, which has a negative effect on memory speed and system performance.
本発明はこのような従来技術における問題点に鑑みてな
されたもので、その目的は、リフレッシュのやり方を工
夫することによって、アクセスの持ち時間を軽減し、メ
モリシステムのスピードアップを実現することの可能な
りRAMの制御装置を実現しようとするものである。The present invention was made in view of the problems in the prior art, and its purpose is to reduce the access time and speed up the memory system by devising a refreshing method. The aim is to realize a RAM control device as much as possible.
(問題点を解決するための手段)
このような目的を達成するための本発明の構成は、マイ
クロプロセッシングユニット、このマイクロプロセッシ
ングユニットに結合し、2つのバンクB0,81で構成
されるダイナミックランダムアクセスメモリ、前記マイ
クロプロセッシングユニットに結合するアドレスバス上
の最下位アドレスが“I Q I+、“1パによってロ
ウコラムアドレスを前記バンクB0、81に選択して送
るロウコラムアドレスバンクセレクタ、前記最下位アド
レスが“0″Z11111によってリフレッシュアドレ
スカウンタからのリフレッシュアドレスを前記バンク8
1.BOに送るリフレッシュアドレスバンクセレクタ、
前記バンクBOと81の両方のリフレッシュが行われた
ら前記リフレッシユアドレスカンウタをカウントアツプ
すると共にリフレッシュリクエストを行うリフレッシュ
リクエストカウンタをリセットタる手段と前記リフレッ
シュリクエストによって前記ロウコラムアドレスセレク
タをオフとし、前記リフレッシュアドレスバンクセレク
タを両方Aンとして前記バンクB0、81を同時にリフ
レッシ:1し、前記リフレッシュアドレスカウンタをカ
ウントアツプし、リフレッシュリクエストカウンタをリ
セット・する手段とを含むタイミング発生部及び通常の
アクセス時前記アドレスバス上の最下位アドレスと上位
アドレスを使って前記バンクのひとつを選択し、当該バ
ンクにコラムアドレスストローブ信号を送るバンクセレ
クタとを備えたことを特徴とするものである。(Means for Solving the Problems) The configuration of the present invention for achieving such an object includes a microprocessing unit, a dynamic random access system coupled to the microprocessing unit, and composed of two banks B0 and 81. The lowest address on the address bus coupled to the memory and the microprocessing unit is "I Q I+," the row column address bank selector selects and sends the row column address to the bank B0, 81 by the "1 pass," the lowest address; The refresh address from the refresh address counter is transferred to the bank 8 by “0” Z11111.
1. Refresh address bank selector sent to BO,
When both the banks BO and 81 have been refreshed, the refresh address counter is counted up and a refresh request is made. The refresh request counter is reset and the row column address selector is turned off by the refresh request. A timing generating section including means for refreshing the banks B0 and 81 at the same time by setting both refresh address bank selectors to A, counting up the refresh address counter, and resetting the refresh request counter; The present invention is characterized by comprising a bank selector that selects one of the banks using the lowest address and the highest address on the address bus and sends a column address strobe signal to the bank.
(実施例) 以下、図面を参照し本発明の実施例を詳細に説明する。(Example) Embodiments of the present invention will be described in detail below with reference to the drawings.
第1図は本発明に係る装置の一例を示す構成ブロック図
である。この図において、第7図の従来装置の各部分に
対応している部分には同一符号を付して示す。本発明に
おいては、まずDRAM8を大きく2つのバンク80
(82,84・・・)と81 (83,B5・・・)に
分け、通常のアクセスとDRAMのリフレッシュを交互
に行うものである。FIG. 1 is a block diagram showing an example of a device according to the present invention. In this figure, parts corresponding to those of the conventional device shown in FIG. 7 are designated by the same reference numerals. In the present invention, first, the DRAM 8 is divided into two large banks 80.
(82, 84...) and 81 (83, B5...), and normal access and DRAM refresh are performed alternately.
アドレスバス′ロウコラムセレクタ6oはMPU 1に
結合しているアドレスバス上のアドレスをロウアドレス
とコラムアドレスに分解し、これらを口6コラムアドレ
スバンクセレクタ61に送る。このセレクタ61は最下
位アドレスがIQIZI“1”によってロウコラムアド
レスをバンク80側又はバンクB1側に選択して送る。The address bus row column selector 6o decomposes the address on the address bus coupled to the MPU 1 into a row address and a column address, and sends these to the row address bank selector 61. This selector 61 selects and sends a row column address to the bank 80 side or the bank B1 side depending on the lowest address of IQIZI "1".
又、リフレッシュアドレスバンクセレクタ62はリフレ
ッシュアドレスカウンタ5からリフレッシュアドレスを
入力しており、最下位アドレスがI Q PI 、
11 i ))によってリフレッシュアドレスをバンク
B1側又はバンク80側に選択して送る。Further, the refresh address bank selector 62 inputs the refresh address from the refresh address counter 5, and the lowest address is IQPI,
11 i )) selects and sends the refresh address to the bank B1 side or the bank 80 side.
タイミング発生部4は、バンクBoとバンクB1の両方
のリフレッシュが行われたら、リフレッシュアドレスカ
ウンタ5をカウントアツプJ°ると共に、リフレッシュ
リクエストカウンタ3をリセットする手段と、リフレッ
シュリクエストカウンタ3の出力、(リフレッシュリク
エスト)によってセレクタ61をオフし、セレクタ62
を両方オンして、バンクB0、バンクB1を同時にリフ
レッシュし、カウンタ5をカウント−アップし、カウン
タ3をリセットする手段とを有している。バンクセレク
タ7はタイミング発生部4からのCAS信号、WE倍信
号入力しており、通常のアクセス時、最下位アドレスと
上位アドレスを使って、バンクをひとつ選択し、選択し
たバンクにCAS信号を送る。The timing generator 4 includes means for incrementing the refresh address counter 5 and resetting the refresh request counter 3 when both banks Bo and B1 are refreshed, and the output of the refresh request counter 3, ( refresh request), the selector 61 is turned off, and the selector 62 is turned off.
, refreshes bank B0 and bank B1 at the same time, counts up counter 5, and resets counter 3. The bank selector 7 receives the CAS signal and WE multiplication signal from the timing generator 4, and during normal access, it selects one bank using the lowest address and the highest address, and sends the CAS signal to the selected bank. .
第2図は本発明に係る装置の更に詳細を示した構成ブロ
ック図で、ここではデータバスが16ビツト、メモリ客
用が512にバイト(64KDRAM64個)のシステ
ムに適用した場合を例示する。FIG. 2 is a structural block diagram showing more details of the device according to the present invention. Here, a case where the device is applied to a system with a 16-bit data bus and a 512-byte memory bus (64 64K DRAMs) is exemplified.
バスインターフェース部2はM P tJ 1からのア
ドレスバスに結合しており、MP(J制御信号とア′
□
ドレスからメモリセレク1〜信号O8を作り、このC8
信号をタイミング発生部4に送る。リフレッシュリクエ
ストカウンタ3は15μSに1回の周期でリフレッシュ
リクエスト信号RFRQをタイミング発生部4に送る。The bus interface section 2 is coupled to the address bus from M P tJ 1, and is connected to the address bus from M P
□ Create memory select 1 to signal O8 from the address, and use this C8
The signal is sent to the timing generator 4. The refresh request counter 3 sends the refresh request signal RFRQ to the timing generator 4 once every 15 μs.
このタイミング発生部4は通常のメモリアクセス時、C
8信号とバス制御信号からRAS信号、CAS信号、W
E倍信号それぞれ作り、DRAM8の各バンクBO−8
3゜バンクセレクタ7に送る。又、ロウコラムセレクl
160のセレクト信号R8,ロウコラムアドレスバンク
セレクタ61を構成している各アドレスドライバ618
.61b 、リフレッシュアドレスバンクセレクタ62
を構成している各アドレスドライバ62a 、62bの
ゲート信号Go〜百万、リフレッシュアドレスカウンタ
5のクロックRFACK、リフレッシュリクエストカウ
ンタ3のリセット信号RFCR,バスインターフェース
2に対して応答信号ACKをそれぞれ作る。そして、リ
フレッシュリクエストカウンタ3からのリフレッシュリ
クエスト信号RFRQを受け、リフレッシュアドレスバ
ンクセレクタ62を構成しているアドレスドライバ62
a 、62bを選択し、RAS信号によってDRAM8
の各バンクの1べてをリフレッシュする。During normal memory access, this timing generator 4
8 signals and bus control signals to RAS signal, CAS signal, W
Create each E times signal and send each bank BO-8 of DRAM8
3° Send to bank selector 7. Also, Row Column Select
160 select signals R8, each address driver 618 forming the row column address bank selector 61
.. 61b, refresh address bank selector 62
A response signal ACK is generated for each address driver 62a, 62b constituting the gate signal Go~1 million, the clock RFACK for the refresh address counter 5, the reset signal RFCR for the refresh request counter 3, and the bus interface 2. Then, an address driver 62 configuring the refresh address bank selector 62 receives the refresh request signal RFRQ from the refresh request counter 3.
a, 62b is selected, and DRAM8 is selected by the RAS signal.
Refresh each bank.
バンクセレクタ7はアドレスバス上の最下位アドレス信
号及び上位アドレス信号A1.A18を入力し、これら
の信号によってDRAM8のバンクBO−83のうちの
何れかひとつを選択して選択したバンクにCASO−C
AS3を送る。Bank selector 7 receives lowest address signal and upper address signal A1 . A18 is input, one of banks BO-83 of DRAM8 is selected by these signals, and CASO-C is input to the selected bank.
Send AS3.
このように構成した装置の動作を次に第3図及び第4図
のタイムチャートを参照しながら説明する。The operation of the apparatus configured as described above will now be described with reference to the time charts of FIGS. 3 and 4.
動作は、2つに分類することができて、DRAMを交互
にリフレッシュするときと、DRAMを全部同時に強制
的にリフレッシュするときがある。The operation can be divided into two types: when DRAMs are refreshed alternately, and when all DRAMs are forcibly refreshed at the same time.
まず、前者の動作を説明する。第3図のタイムチャート
では、DRAMが連続的に選択されたときを例にとって
いる。又、アドレスバスにおいて、A18とA1のOと
0.0と1.1とOl・・・に伴 矛ってバンク
B0、131.B2.・・・が選択され、そ 4
れぞれのバンクに対して、CAS0、CASl。First, the former operation will be explained. In the time chart of FIG. 3, an example is taken where DRAM is selected continuously. Also, in the address bus, banks B0, 131. B2. ... is selected, part 4
CAS0, CASl for each bank.
CAS2.・・・が入力される。バンク80又はB2が
選択されアクセスされるときには、アドレスドライバ6
1bと628が有効となり、セレクタ6 、′O
の出力である日つ/コラムアドレスRCAO〜7がドラ
イバ61bによりバンクBOと82に入力され、カウン
タ5の出力であるリフレッシュアドレスRFAO〜6が
ドライバ62aによりバンクB1と83に入力される。CAS2. ... is input. When bank 80 or B2 is selected and accessed, address driver 6
1b and 628 are enabled, selector 6, 'O
The date/column address RCAO-7, which is the output of counter 5, is input to banks BO and 82 by driver 61b, and the refresh address RFAO-6, which is the output of counter 5, is input to banks B1 and 83 by driver 62a.
RAS信号は、DRAMが選択されるとすべてのDRA
Mに入力されるので、従って、バンクBO又はB2のD
RΔ−割にアクセスすると、バンクB1と83が同時に
リフレッシュされる。同様に、バンクB1又はB3のD
R’AMにアクセスすると、バンクBOと82が同時に
リフレッシュされる。リフレッシュアドレスは、バンク
So、B2とバンク81.B3のDRAMが交互にリフ
レッシュされたとき、リフレッシュアドレスカウンタク
ロックRFΔCKにより更新される。同時にリフレッシ
ュリクエストカウンタ3がリセットされる。The RAS signal is sent to all DRAMs when a DRAM is selected.
Therefore, D of bank BO or B2
When RΔ-share is accessed, banks B1 and 83 are refreshed at the same time. Similarly, D of bank B1 or B3
When R'AM is accessed, banks BO and 82 are refreshed at the same time. The refresh addresses are banks So, B2 and bank 81. When the B3 DRAM is refreshed alternately, it is updated by the refresh address counter clock RFΔCK. At the same time, refresh request counter 3 is reset.
次に第4図の動作タイムヂャートについて説明する。こ
れは、DRAMが選択さ′れない場合、又は、アドレス
バスでA1が“0″或いは1″の状態が続いた場合にあ
てはまる。どちらの場合も[)RAMの交互リフレッシ
ュが行われなくて、一定時間後にリフレッシュリクエス
トカウンタ3から′リクエスト信号RFRQが出力され
て、強制的なリフレッシュサイクルが始まる。アドレス
ドライバ61a 、61bが無効、アドレスドライバ6
2a 、62bが有効となって、DRAMに入力される
アドレスは、全バンク80−83ともカウンタ5の出力
であるリフレッシュアドレスRFAO〜6となる。それ
で、RAS信号により全部のDRAMが同時にリフレッ
シュされる。又、前者と同様に、リフレッシコアドレス
カウンタ5の更新とリフレッシュリクエストカウンタ3
のリセットが行われる。Next, the operation time chart shown in FIG. 4 will be explained. This applies when no DRAM is selected, or when A1 remains "0" or "1" on the address bus. In either case, alternate refresh of [)RAM is not performed, After a certain period of time, the refresh request counter 3 outputs the 'request signal RFRQ, and a forced refresh cycle begins.Address drivers 61a and 61b are disabled, and address driver 6
2a and 62b become valid, and the addresses input to the DRAM become the refresh addresses RFAO-6, which are the outputs of the counter 5, for all banks 80-83. Therefore, all DRAMs are refreshed simultaneously by the RAS signal. Also, similar to the former, updating of the reflexico address counter 5 and refresh request counter 3
will be reset.
尚、上記の実施例では、D RA Mのアクセスとリフ
レッシュを同時に行うが、DRAMに対してアクセスが
ないと、リフレッシュリクエストカウンタ3によって強
制的にDRAMのリフレッシュが行われる。この強制的
リフレッシュの頻度を少なくするために次のような手法
をとってもよい。In the above embodiment, the DRAM is accessed and refreshed at the same time, but if there is no access to the DRAM, the refresh request counter 3 forcibly refreshes the DRAM. In order to reduce the frequency of this forced refresh, the following method may be used.
システムのアドレスバスが活性化され、バス上のアドレ
スが確定しICら、RAS信号をDRAMに出力する。The system address bus is activated, the address on the bus is determined, and the IC outputs the RAS signal to the DRAM.
それで、DRAMが実際に選択されなくても最下位アド
レスのl O17、11111により、片方のバンクを
リフレッシュする。このとぎ、他のバンクにはバス上の
アドレスが入力されるが、CAS信号が入力されないの
で、DRAMのデータ出力はハイインピーダンスで、又
聞違ってDRAMの内容が書き変えられることもない。Therefore, one bank is refreshed by the lowest address lO17, 11111 even if the DRAM is not actually selected. At this point, the addresses on the bus are input to the other banks, but the CAS signal is not input, so the data output of the DRAM is at high impedance, and the contents of the DRAM will not be rewritten by mistake.
従って、最下位アドレスが“O゛′又は1”の状態が一
定時間以上続かない限り、DRAMのリフレッシュはバ
ンク単位で交互に行われるので、強制的リフレッシュと
の競合による持ち時間がなくなり、DRAMに対するア
クセスを速くすることができる。Therefore, unless the lowest address remains in the state of "O゛' or 1" for a certain period of time or more, DRAM refresh is performed alternately in bank units, which eliminates the time remaining due to competition with forced refresh. Access can be made faster.
本発明に係る装置の動作上の特徴点をまとめると次の通
りとなる。The operational features of the device according to the present invention are summarized as follows.
(a )DRAMを2つのバンクに分けてシステムのア
ドレスバス上のアドレスをロウ/コラムに切り換え、且
つリフレッシュアドレスを切り換えるセレクタをそれぞ
れのバンクにもつことによって、片方のバンクにはシス
テムのアドレス、別の方のバンクにはりフレッシコアド
レスが入力され、通常のアクセスとリフレッシュが異な
るバンクに対して同時に行われる点。(a) By dividing the DRAM into two banks, switching the address on the system address bus between row/column, and having a selector in each bank to switch the refresh address, one bank can have the system address and another. The point is that the fresh address is input to the other bank, and normal access and refresh are performed on different banks at the same time.
(b )バンクの分けた方の一手段として、システムの
アドレスで最下位アドレスのl Q I+。(b) As one means of dividing the bank, the lowest address of the system is lQI+.
1”の2値−状態を使用したことにより、前記(a )
項の動作がバンクが変わって行われる場合が多くなり、
その結果、通常のアクセスとリフレッシュを交互に行う
ことになる点。By using a binary state of 1”, the above (a)
The operation of the term is often performed by changing banks,
As a result, normal access and refresh will be performed alternately.
(C)2つのバンクを交互にリフレッシュしたら、リフ
レッシ−Lリクエスト・ノJウンタをリセットづ°るこ
とによって、リフレッシュリクエストの発生を抑制覆る
点。(C) After alternately refreshing the two banks, the occurrence of refresh requests can be suppressed by resetting the refresh-L request counter.
(発明の効果)
以上説明したように、本発明によれば、強制的なリフレ
ッシュの頻度が減少し、DRAMのアクセスの際、リフ
レッシュとの競合がなくなるので、アクセスの侍もIl
i間が軽減され、システムのスピードアップが行えるD
RAM制御装置が実現できる。(Effects of the Invention) As explained above, according to the present invention, the frequency of forced refresh is reduced, and there is no conflict with refresh when accessing DRAM, so that access is improved.
D The time between i is reduced and the system speed is increased.
A RAM control device can be realized.
第1図は一本発明に係る装置の一例を示す構成ブロック
図、第2図はその更に詳細を示した構成ブロック図、第
3図及び第4図はその動作を説明するためのタイムチャ
ート、第5図及び第6図はDRAMの基本動作モードを
示すタイムチャート、第7図は従来装置の一例を示す構
成ブロック図である。
1・・・M’PLI(?イクロプロセッシングユニット
)2・・・バスインターフェース部
3・・・リフレッシュリクエストカウンタ4・・・タイ
ミング発生部
5・・・リフレッシュアドレスカウンタ61・・・ロウ
コラムアドレスバンクヒレフタ62・・・リフレッシュ
アドレスバンクセレクタ7・・・バンクセレクタ
8・・・DRAM (ダイナミックランダムアクセスメ
モリ)
B0、B1・・・バンクFIG. 1 is a configuration block diagram showing an example of a device according to the present invention, FIG. 2 is a configuration block diagram showing more details thereof, FIGS. 3 and 4 are time charts for explaining its operation, 5 and 6 are time charts showing basic operation modes of the DRAM, and FIG. 7 is a configuration block diagram showing an example of a conventional device. 1... M'PLI (? Microprocessing unit) 2... Bus interface section 3... Refresh request counter 4... Timing generation section 5... Refresh address counter 61... Row column address bank fin Lid 62...Refresh address Bank selector 7...Bank selector 8...DRAM (dynamic random access memory) B0, B1...Bank
Claims (1)
セッシングユニットに結合し、2つのバンクB0、B1
で構成されるダイナミツクランダムアクセスメモリ、前
記マイクロプロセッシングユニットに結合するアドレス
バス上の最下位アドレスが“0”、“1”によってロウ
コラムアドレスを前記バンクB0、B1に選択して送る
ロウコラムアドレスバンクセレクタ、前記最下位アドレ
スが“0”、“1”によってリフレッシュアドレスカウ
ンタからのリフレッシュアドレスを前記バンクB1、B
0に送るリフレッシュアドレスバンクセレクタ、前記バ
ンクB0とB1の両方のリフレッシュが行われたら前記
リフレッシユアドレスカンウタをカウントアップすると
共にリフレッシュリクエストを行うリフレッシュリクエ
ストカウンタをリセットする手段と前記リフレッシュリ
クエストによって前記ロウコラムアドレスセレクタをオ
フとし、前記リフレッシュアドレスバンクセレクタを両
方オンとして前記バンクB0、B1を同時にリフレッシ
ュし、前記リフレッシュアドレスカウンタをカウントア
ップし、リフレッシュリクエストカウンタをリセットす
る手段とを含むタイミング発生部及び通常のアクセス時
前記アドレスバス上の最下位アドレスと上位アドレスを
使って前記バンクのひとつを選択し、当該バンクにコラ
ムアドレスストローブ信号を送るバンクセレクタとを備
えたことを特徴とするダイナミックランダムアクセスメ
モリの制御装置。a microprocessing unit, coupled to this microprocessing unit, two banks B0, B1
A dynamic random access memory consisting of a dynamic random access memory, the lowest address on the address bus coupled to the microprocessing unit is "0", and a row column address is selected and sent to the banks B0 and B1 by "1". The bank selector selects the refresh address from the refresh address counter from the banks B1 and B depending on whether the lowest address is "0" or "1".
a refresh address bank selector that sends a refresh address to bank 0; means for resetting a refresh request counter that counts up the refresh address counter and issues a refresh request when both banks B0 and B1 are refreshed; a timing generator and a normal timing generator including means for turning off a column address selector, turning on both of the refresh address bank selectors to refresh the banks B0 and B1 at the same time, counting up the refresh address counter, and resetting the refresh request counter; a bank selector that selects one of the banks using the lowest address and the highest address on the address bus when accessing the memory, and sends a column address strobe signal to the bank. Control device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15703584A JPS6139298A (en) | 1984-07-27 | 1984-07-27 | Control device of dynamic random access memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15703584A JPS6139298A (en) | 1984-07-27 | 1984-07-27 | Control device of dynamic random access memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6139298A true JPS6139298A (en) | 1986-02-25 |
Family
ID=15640766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15703584A Pending JPS6139298A (en) | 1984-07-27 | 1984-07-27 | Control device of dynamic random access memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6139298A (en) |
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JPH01227299A (en) * | 1988-03-08 | 1989-09-11 | Fujitsu Ltd | Refresh control system for memory |
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