JPS6137583B2 - - Google Patents
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- JPS6137583B2 JPS6137583B2 JP56015071A JP1507181A JPS6137583B2 JP S6137583 B2 JPS6137583 B2 JP S6137583B2 JP 56015071 A JP56015071 A JP 56015071A JP 1507181 A JP1507181 A JP 1507181A JP S6137583 B2 JPS6137583 B2 JP S6137583B2
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- output
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- detectors
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- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01T—MEASUREMENT OF NUCLEAR OR X-RADIATION
- G01T1/00—Measuring X-radiation, gamma radiation, corpuscular radiation, or cosmic radiation
- G01T1/29—Measurement performed on radiation beams, e.g. position or section of the beam; Measurement of spatial distribution of radiation
- G01T1/2914—Measurement of spatial distribution of radiation
- G01T1/2985—In depth localisation, e.g. using positron emitters; Tomographic imaging (longitudinal and transverse section imaging; apparatus for radiation diagnosis sequentially in different planes, steroscopic radiation diagnosis)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- High Energy & Nuclear Physics (AREA)
- Molecular Biology (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Length-Measuring Devices Using Wave Or Particle Radiation (AREA)
- Measurement Of Radiation (AREA)
- Apparatus For Radiation Diagnosis (AREA)
- Nuclear Medicine (AREA)
Description
本発明はポジトロンCT装置における同時計数
回路に関する。
従来、同時計数回路の構成を簡略化するため、
検出器群をいくつかのグループに分け、グループ
間で同時計数を検出する方法が採られている。こ
の方法では、グループ内の検出器数を多くするに
従つて、グループ内における入射ガンマ線の多重
同時事象が増加する。
今、検出器当りの平均計数率をn0、パルス幅を
τとすると、ｋ個の検出器から成るグループ内で
生ずる偶然の多重同時計率Cmは次式で与えられ
る。
Cm＝ｋ！／２！（ｋ−２）！・２τｎ２ ０
＋ｋ！／３！（ｋ−３）！・３τ2n３ ０＋………
該式に於いて、右辺第１項は偶然の２重同時計
数率、第２項は偶然の３重同時計数率である。第
２項以上の高次の項については無視できるほど小
さいので、普通は無視して考える。上記のような
同時事象が生じた場合、特に検出器の番号（以
下、アドレスと呼ぶ）を決めるアドレスエンコー
ダ回路に於いては、エンコーダの優先度に応じて
検出器のアドレスが決まるため、偽のアドレス信
号となる。この結果、イメージ再構成の際、イメ
ージ信号の雑音として寄与することになり、画質
を劣化させる一要因となる。更に、このような偽
の情報は本来不要であるにもかかわらず、真のア
ドレス信号と同回路で扱われるため、無駄な信号
処理時間を必要とすることになり、回路の不感時
間を長くすることになる。従つてこのような偽情
報はできるだけ回路の前段で除去することが望ま
しい。
本発明の目的は、偽情報を正しく除去可能にし
たポジトロンCT装置における同時計数回路を提
供するものである。
本発明の要旨は、グループ内の検出器間で同時
事象が生じた場合、その同時事象を論理回路によ
り検出し、グループ内の検出器群のタイミング信
号出力を禁止させるようにした点にある。この禁
止によつて、同時事象が生じアドレスエンコーダ
回路に偽の位置情報が生じても、この情報は無効
となり、後段の回路へ伝達することはなくなる。
以下、実施例により本発明を詳述する。
同一グループ内に４個の検出器がある場合を想
定した実施例を第１図に示す。同一グループ１内
の４個の検出器１０，１１，１２，１３の出力を
Ａ，Ｂ，Ｃ，Ｄとする。該出力はアドレスエンコ
ーダ３、オアゲート５、多重同時事象チエツク回
路２に入力する。フリツプフロツプ（FF）６
は、オアゲート５の出力をクロツク入力CKと
し、チエツク回路２の出力をデータ入力DIとす
る。アドレスエンコーダ３は出力Ａ，Ｂ，Ｃ，Ｄ
の４入力を取込みその入力に応じて対応するアド
レスを作成する。ラツチ回路４は上記アドレスエ
ンコーダ３の出力アドレスをラツチする。リセツ
ト回路（RST）７はFF６のリセツトを行う。チ
エツク回路２は、エクスクル−セブノアゲート２
０，２２、オアゲート２１，２３，２６、ノアゲ
ート２４，２５とより成る。
動作を説明する。ゲート２０は、Ａ＝１、Ｂ＝
０又はＡ＝０、Ｂ＝１の時のみその出力を“０”
にする。一方、ゲート２３はＣ＝０、Ｄ＝０の時
のみその出力を“０”にする。この条件でのみノ
アゲート２４の出力が“１”となり、ゲート２６
の出力を“１”とする。一方、ゲート２２は、Ｃ
＝１、Ｄ＝０、又はＣ＝０、Ｄ＝１の時のみその
出力を“０”にする。一方、ゲート２１はＡ＝
０、Ｂ＝０の時のみその出力を“０”にする。こ
の時でのみ、ノアゲート２５の出力が“１”とな
り、ゲート２６の出力を“１”とする。即ち、チ
エツク回路２は、下記の４つの条件時のみ出力
“１”を発生し、他の条件はすべて出力“０”と
なる。
The present invention relates to a coincidence circuit in a positron CT apparatus. Conventionally, in order to simplify the configuration of a coincidence circuit,
A method is adopted in which the detector group is divided into several groups and coincidence is detected between the groups. In this method, as the number of detectors in the group increases, the number of simultaneous events of incident gamma rays in the group increases. Now, assuming that the average counting rate per detector is n 0 and the pulse width is τ, the accidental multiple coincidence rate Cm occurring within a group of k detectors is given by the following equation. Cm=k! /2! (k-2)!・2τn 2 0 +k! /3! (k-3)!・3τ 2 n 3 0 +... In this equation, the first term on the right side is the chance double coincidence rate, and the second term is the chance triple coincidence rate. Higher-order terms beyond the second term are so small that they can be ignored, so they are usually ignored. If the above simultaneous events occur, especially in the address encoder circuit that determines the detector number (hereinafter referred to as address), the detector address is determined according to the priority of the encoder, so false It becomes an address signal. As a result, it contributes as noise to the image signal during image reconstruction, and becomes a factor in deteriorating image quality. Furthermore, although such false information is originally unnecessary, it is handled in the same circuit as the true address signal, resulting in unnecessary signal processing time and increasing the dead time of the circuit. It turns out. Therefore, it is desirable to remove such false information as early as possible in the circuit. An object of the present invention is to provide a coincidence circuit in a positron CT device that can correctly remove false information. The gist of the present invention is that when a simultaneous event occurs between detectors within a group, the simultaneous event is detected by a logic circuit and the timing signal output of the detectors within the group is prohibited. Due to this prohibition, even if a simultaneous event occurs and false position information is generated in the address encoder circuit, this information will be invalidated and will not be transmitted to subsequent circuits.
Hereinafter, the present invention will be explained in detail with reference to Examples. FIG. 1 shows an embodiment assuming that there are four detectors in the same group. Let A, B, C, and D be the outputs of four detectors 10, 11, 12, and 13 in the same group 1. The output is input to an address encoder 3, an OR gate 5, and a multiple simultaneous event check circuit 2. Flip Flop (FF) 6
The output of the OR gate 5 is used as the clock input CK, and the output of the check circuit 2 is used as the data input DI. Address encoder 3 outputs A, B, C, D
4 inputs are taken and a corresponding address is created according to the inputs. A latch circuit 4 latches the output address of the address encoder 3. A reset circuit (RST) 7 resets the FF6. The check circuit 2 is an Excl-Sevenor gate 2.
0, 22, OR gates 21, 23, 26, and NOAH gates 24, 25. Explain the operation. The gate 20 has A=1, B=
0 or the output is “0” only when A=0, B=1
Make it. On the other hand, the gate 23 outputs "0" only when C=0 and D=0. Only under this condition, the output of the NOR gate 24 becomes "1", and the gate 26
The output of is set to “1”. On the other hand, the gate 22 is C
The output is set to "0" only when =1, D=0, or C=0, D=1. On the other hand, the gate 21 is A=
0, the output is set to “0” only when B=0. Only at this time, the output of the NOR gate 25 becomes "1" and the output of the gate 26 becomes "1". That is, the check circuit 2 generates an output "1" only under the following four conditions, and outputs "0" under all other conditions.
【表】
この表から明らかなように、チエツク回路２
は、４つの検出器１０，１１，１２，１３の中の
１個のみから出力“１”が出た時のみ出力を
“１”とし、他の条件であるオールゼロ、又は４
つの検出器１０，１１，１２，１３の中の少なく
とも２個の出力が“１”になつた時には出力は
“０”となる。
FF６は、オアゲート５の出力の立上り時にト
リガされ、その時のDI入力を取込む。従つて、
４個の出力の中の１個のみの出力が“１”の時に
はFF６はセツトされ、Ｑ出力として“１”を発
生する。Ｑ出力はタイミング信号となり、ラツチ
回路４に送られその時点でアドレスエンコーダ３
の出力アドレスをラツチさせる。また、このタイ
ミング信号はリセツト回路７を介してFF６を適
宜リセツトさせる。更に、このタイミング信号は
ポジトロン消滅による消滅放射線の同時検出処理
に供される。従つて、上記リセツト回路７は上記
同時検出のためのパルス巾（上記タイミング信
号）を設定する。第２図にこの時のタイムチヤー
トを示す。この第２図での特徴は、オアゲート５
の出力の立上り時でFF６はトリガされ、その時
のDI入力が“１”であれば、“１”がセツトさ
れ、“０”であれば“０”がセツトされること、
更に、リセツトはリセツト回路７の出力がリセツ
ト端子Ｒに入力することによつて行われることで
ある。リセツトは一定時間毎に行われる。
本実施例によれば、同時事象の時のみその時の
アドレスはラツチされず、１事象の時のみその時
のアドレスがラツチされる。従つて、多重同時事
象による偽のアドレス信号は除去できた。
尚、多重同時事象チエツク回路としては一般的
なパリテイチエツカを用いることができる。この
際、偶数パリテイのみチエツクすることになるの
で、３、５、７………重の多重同時事象が生じて
も検出することはできないが、３重以上の同時事
象の発生割合は無視できるほど小さくなることか
ら、これらのパリテイチエツカを有効である。ま
た、同一グループ内の検出器の数も４個には限定
されない。
本発明によれば、検出器群のグループ分け時に
問題となるグループ内の検出器間に生ずる多重同
時事象が除去できるため、偽の検出器位置情報が
なくなり、回路上の不感時間もなくなる。[Table] As is clear from this table, check circuit 2
The output is set to "1" only when the output "1" is output from only one of the four detectors 10, 11, 12, 13, and the other conditions are all zero or 4
When the outputs of at least two of the detectors 10, 11, 12, and 13 become "1", the output becomes "0". FF6 is triggered when the output of OR gate 5 rises, and takes in the DI input at that time. Therefore,
When only one of the four outputs is "1", FF6 is set and generates "1" as the Q output. The Q output becomes a timing signal and is sent to the latch circuit 4, at which point it is sent to the address encoder 3.
latches the output address of Further, this timing signal causes the FF 6 to be reset appropriately via the reset circuit 7. Further, this timing signal is used for simultaneous detection of annihilation radiation due to positron annihilation. Therefore, the reset circuit 7 sets the pulse width (the timing signal) for the simultaneous detection. Figure 2 shows the time chart at this time. The feature in this figure 2 is that ORGATE 5
FF6 is triggered at the rising edge of the output, and if the DI input at that time is "1", "1" is set, and if it is "0", "0" is set;
Furthermore, the reset is performed by inputting the output of the reset circuit 7 to the reset terminal R. Reset is performed at regular intervals. According to this embodiment, only when simultaneous events occur, the current address is not latched, and only when one event occurs, the current address is latched. Therefore, false address signals due to multiple simultaneous events could be eliminated. Note that a general parity checker can be used as the multiple simultaneous event check circuit. At this time, only the even number parity is checked, so even if multiple simultaneous events of 3, 5, 7, etc. occur, they cannot be detected, but the occurrence rate of 3 or more simultaneous events is negligible. These parities are effective because they are smaller. Furthermore, the number of detectors in the same group is not limited to four. According to the present invention, it is possible to eliminate multiple simultaneous events that occur between detectors in a group, which is a problem when grouping detectors, thereby eliminating false detector position information and dead time on the circuit.
第１図は本発明の実施例図、第２図はタイムチ
ヤートである。
１……グループ、２……多重同時事象チエツク
回路。
FIG. 1 is an embodiment of the present invention, and FIG. 2 is a time chart. 1...Group, 2...Multiple simultaneous event check circuit.
Claims (1)
同時計数か否かを識別して検出する第１の手段
と、グループ内の検出器出力を取込み該出力した
検出器の番号をアドレスとしてエンコードするア
ドレスエンコーダと、該アドレスエンコーダの出
力をラツチしてアドレスとして出力するラツチ回
路とを備えると共に、上記第１の手段により多重
同時計数時検出時には上記グループ内の検出器群
の出力を又はラツチ回路へのアドレス取込みをロ
ツクし、多重同時計数でない単発計数時には該当
検出器の出力をアドレスエンコーダによつてアド
レスとしてエンコードしラツチ回路でラツチさせ
アドレスとして取出してなる第２の手段を備えて
なるポジトロンCT装置における同時計数回路。1. A first means for identifying and detecting whether or not there is a coincidental multiple coincidence occurring between a group of detectors in a group, and a first means for capturing the output of a detector in a group and encoding the number of the detector that outputs the output as an address. It comprises an address encoder and a latch circuit that latches the output of the address encoder and outputs it as an address, and when detecting multiple coincidences by the first means, outputs of the detectors in the group or to the latch circuit. A positron CT device comprising a second means for locking the address acquisition of the detector, and for single-shot counting that is not multiple coincidence counting, the output of the corresponding detector is encoded as an address by an address encoder, latched by a latch circuit, and taken out as an address. Coincidence circuit in.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56015071A JPS57131087A (en) | 1981-02-05 | 1981-02-05 | Simultaneous counter in positron ct system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56015071A JPS57131087A (en) | 1981-02-05 | 1981-02-05 | Simultaneous counter in positron ct system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57131087A JPS57131087A (en) | 1982-08-13 |
| JPS6137583B2 true JPS6137583B2 (en) | 1986-08-25 |
Family
ID=11878614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56015071A Granted JPS57131087A (en) | 1981-02-05 | 1981-02-05 | Simultaneous counter in positron ct system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57131087A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173190A (en) * | 1987-12-26 | 1989-07-07 | Ootomatsuku C-Rusu:Kk | Article delivering device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294788B1 (en) * | 1999-08-18 | 2001-09-25 | Marconi Medical Systems, Inc. | Randoms correction in positron imaging |
-
1981
- 1981-02-05 JP JP56015071A patent/JPS57131087A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173190A (en) * | 1987-12-26 | 1989-07-07 | Ootomatsuku C-Rusu:Kk | Article delivering device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57131087A (en) | 1982-08-13 |
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