JPS6135702B2 - - Google Patents
Info
- Publication number
- JPS6135702B2 JPS6135702B2 JP56044383A JP4438381A JPS6135702B2 JP S6135702 B2 JPS6135702 B2 JP S6135702B2 JP 56044383 A JP56044383 A JP 56044383A JP 4438381 A JP4438381 A JP 4438381A JP S6135702 B2 JPS6135702 B2 JP S6135702B2
- Authority
- JP
- Japan
- Prior art keywords
- output terminal
- chip
- input
- semiconductor chip
- auxiliary input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 description 15
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000000919 ceramic Substances 0.000 description 5
- 238000004806 packaging method and process Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明はセラミツク等からなる高密度配線基板
を構成する共通の支持基体上に少なくとも2個以
上の電子的機能要素を半導体チツプレベルで塔載
したマルチチツプパツケージの構造に関するもの
である。
を構成する共通の支持基体上に少なくとも2個以
上の電子的機能要素を半導体チツプレベルで塔載
したマルチチツプパツケージの構造に関するもの
である。
近年、電子機器の小型化、高信頼性化の要求が
高まり、第1図に示す様な半導体チツプ11を単
体でプラスチツクあるいはセラミツク等のパツケ
ージにパツケージングされた電子的機能要素をプ
リント配線基板上に実装していたのでは、小型化
の要求を満足する事ができなくなつてきている。
そこで、第2図に示す如く単体にてパツケージン
グされる前の半導体チツプ22を一つの支持基体
21である例えばセラミツク等の高密度多層配線
基板上に複数個配設し、それ等の半導体チツプ2
2を相互接続して全体として所要の回路機能を達
成させるマルチチツプパツケージング技術が、フ
リツプチツプ法、ビームリード法、フイルムキヤ
リア法、あるいはチツプアンドワイヤー法等によ
り開発されて来ている。この場合、全体の回路構
成が複雑化してシステムレベルに近づくにつれ、
半導体チツプ中に例えばPROM(EPROMも含
む、以下同じ)等の、設計開発期間を短縮すべく
ハードウエア設計終了後、ソフトウエア設計時に
情報を書き込みデイバツグしなければならない様
な電子的機能要素が存在する場合が多々発生して
くる。この様なPROMの半導体チツプにその機能
を果たさせるべく情報を書き込むには、ROMラ
イターと称される書き込み装置と、それ等の半導
体チツプとを接続しなければならない。しかしな
がら現在市販されている情報書き込み装置は、第
1図に示す如く、それ等の半導体チツプが単体で
パツケージングされている状態でのみ接続可能で
あり、小型化の要求を満足すべく開発された第2
図に示す様なマルチチツプパツケージの入出力端
子23や支持基体21上の半導体チツプ22とは
接続困難である。
高まり、第1図に示す様な半導体チツプ11を単
体でプラスチツクあるいはセラミツク等のパツケ
ージにパツケージングされた電子的機能要素をプ
リント配線基板上に実装していたのでは、小型化
の要求を満足する事ができなくなつてきている。
そこで、第2図に示す如く単体にてパツケージン
グされる前の半導体チツプ22を一つの支持基体
21である例えばセラミツク等の高密度多層配線
基板上に複数個配設し、それ等の半導体チツプ2
2を相互接続して全体として所要の回路機能を達
成させるマルチチツプパツケージング技術が、フ
リツプチツプ法、ビームリード法、フイルムキヤ
リア法、あるいはチツプアンドワイヤー法等によ
り開発されて来ている。この場合、全体の回路構
成が複雑化してシステムレベルに近づくにつれ、
半導体チツプ中に例えばPROM(EPROMも含
む、以下同じ)等の、設計開発期間を短縮すべく
ハードウエア設計終了後、ソフトウエア設計時に
情報を書き込みデイバツグしなければならない様
な電子的機能要素が存在する場合が多々発生して
くる。この様なPROMの半導体チツプにその機能
を果たさせるべく情報を書き込むには、ROMラ
イターと称される書き込み装置と、それ等の半導
体チツプとを接続しなければならない。しかしな
がら現在市販されている情報書き込み装置は、第
1図に示す如く、それ等の半導体チツプが単体で
パツケージングされている状態でのみ接続可能で
あり、小型化の要求を満足すべく開発された第2
図に示す様なマルチチツプパツケージの入出力端
子23や支持基体21上の半導体チツプ22とは
接続困難である。
そこでこのような場合には、やむなく第3図に
示す様な支持基体21上のPROMを構成する半導
体チツプ22の端子24に電気的に配線接続され
ている入出力端子23との接続用端子31と、
PROMを構成する半導体チツプを単体でパツケー
ジングした時のパツケージ(第1図)の入出力端
子12とほぼ同様な配列形状で配置した情報書き
込み装置との接続を成すべき端子32とを具備し
たアダプタ30を製作し、このアダプタ30の端
子31とマルチチツプパツケージの入出力端子2
3とを、例えば電気配線用の線材をハンダ付けあ
るいはその線材の両端にピンソケツト等を装着
し、そのピンソケツトを各端子31,23に嵌め
込む事により接続すると共に、アダプタ30の端
子32に情報書き込み装置を直接挿抜する事によ
り所定の書き込み処理を遂行していた。しかしな
がらこの方法では、アダプタ30の製作の手間及
びアダプタ30とマルチチツプパツケージとの接
続の手間及びそれ等を介する事による接点の増加
に伴なう接触不良事故、及び書き込み装置と半導
体チツプとの配線長が長いために生じる書き込み
信号等のタイミングズレによる書き込み不良等
様々な問題があつた。
示す様な支持基体21上のPROMを構成する半導
体チツプ22の端子24に電気的に配線接続され
ている入出力端子23との接続用端子31と、
PROMを構成する半導体チツプを単体でパツケー
ジングした時のパツケージ(第1図)の入出力端
子12とほぼ同様な配列形状で配置した情報書き
込み装置との接続を成すべき端子32とを具備し
たアダプタ30を製作し、このアダプタ30の端
子31とマルチチツプパツケージの入出力端子2
3とを、例えば電気配線用の線材をハンダ付けあ
るいはその線材の両端にピンソケツト等を装着
し、そのピンソケツトを各端子31,23に嵌め
込む事により接続すると共に、アダプタ30の端
子32に情報書き込み装置を直接挿抜する事によ
り所定の書き込み処理を遂行していた。しかしな
がらこの方法では、アダプタ30の製作の手間及
びアダプタ30とマルチチツプパツケージとの接
続の手間及びそれ等を介する事による接点の増加
に伴なう接触不良事故、及び書き込み装置と半導
体チツプとの配線長が長いために生じる書き込み
信号等のタイミングズレによる書き込み不良等
様々な問題があつた。
本発明はこのような点に鑑みて成されたもの
で、その目的とするところはアダプタを介する事
なく、半導体チツプを単体でパツケージングした
電子的機能要素との接続用に作られた例えば情報
書き込み装置等の外部装置が直接接続可能なマル
チチツプパツケージを提供する事にある。
で、その目的とするところはアダプタを介する事
なく、半導体チツプを単体でパツケージングした
電子的機能要素との接続用に作られた例えば情報
書き込み装置等の外部装置が直接接続可能なマル
チチツプパツケージを提供する事にある。
本発明に係るマルチチツプパツケージは、支持
基体に外部との接続用として設けられた本来の入
出力端子(主入出力端子)とは別に、例えば
PROMを構成する特定の半導体チツプに接続さ
れ、これらの主入出力端子とは異なる所望の配列
状を有する補助入出力端子を配設し、これに情報
書き込み装置等を直接接続できるようにしたもの
である。
基体に外部との接続用として設けられた本来の入
出力端子(主入出力端子)とは別に、例えば
PROMを構成する特定の半導体チツプに接続さ
れ、これらの主入出力端子とは異なる所望の配列
状を有する補助入出力端子を配設し、これに情報
書き込み装置等を直接接続できるようにしたもの
である。
以下、図面を参照して本発明の一実施例を説明
する。
する。
第4図は本発明の一実施例によるマルチチツプ
パツケージの裏面側からみた図である。41は支
持基体、例えばセラミツク等からなる高密度多層
配線基板であり、第2図と同様にその表面側には
複数の半導体チツプ42(第4図には図示せず)
が配設され、また周辺部に外部との接続用の主入
出力端子43が配設されている。そして、支持基
体41の裏面側に本発明の特徴をなす補助入出力
端子44が配設されている。
パツケージの裏面側からみた図である。41は支
持基体、例えばセラミツク等からなる高密度多層
配線基板であり、第2図と同様にその表面側には
複数の半導体チツプ42(第4図には図示せず)
が配設され、また周辺部に外部との接続用の主入
出力端子43が配設されている。そして、支持基
体41の裏面側に本発明の特徴をなす補助入出力
端子44が配設されている。
ここで、補助入出力端子44は半導体チツプ4
2のうちの特定の半導体チツプに接続されたもの
で、その配列形状はその特定の半導体チツプを単
体にてパツケージングしたパツケージ(第1図参
照)の入出力端子12とほぼ同様の形状にて形成
され、例えばその特定の半導体チツプがPROMの
場合は、電源端子、グランド端子、データ入出力
端子、アドレス入出力端子、チツプセレクト端子
等の各端子の配列を単体にてパツケージングされ
たパツケージのそれ等の入出力端子と同様の配列
形状を有するものとする。
2のうちの特定の半導体チツプに接続されたもの
で、その配列形状はその特定の半導体チツプを単
体にてパツケージングしたパツケージ(第1図参
照)の入出力端子12とほぼ同様の形状にて形成
され、例えばその特定の半導体チツプがPROMの
場合は、電源端子、グランド端子、データ入出力
端子、アドレス入出力端子、チツプセレクト端子
等の各端子の配列を単体にてパツケージングされ
たパツケージのそれ等の入出力端子と同様の配列
形状を有するものとする。
この補助入出力端子44の形成方法としては、
例えば第5図に示す如く支持基体41に貫通孔ま
たは非貫通孔を設け、その内壁に例えばAuある
いはW等の導体で配線メタライズ51を施し、例
えばハンダあるいは銀ロウあるいは導電エポキシ
等の導電性接着剤52で入出力端子44を支持固
定する方法、または補助入出力端子44をL字形
に形成し、その基部をスルーホール53を通して
配線したメタライズパツド54に同様な導電性接
着剤52によつて支持固定する方法等を用いるこ
とができる。なお、これらの場合補助入出力端子
44は、支持基体41の材料(例えばセラミツ
ク)と同等の熱膨張係数を有する金属材料(例え
ばコバールあるいは鉄―ニツケル合金)で形成さ
れることが望ましい。
例えば第5図に示す如く支持基体41に貫通孔ま
たは非貫通孔を設け、その内壁に例えばAuある
いはW等の導体で配線メタライズ51を施し、例
えばハンダあるいは銀ロウあるいは導電エポキシ
等の導電性接着剤52で入出力端子44を支持固
定する方法、または補助入出力端子44をL字形
に形成し、その基部をスルーホール53を通して
配線したメタライズパツド54に同様な導電性接
着剤52によつて支持固定する方法等を用いるこ
とができる。なお、これらの場合補助入出力端子
44は、支持基体41の材料(例えばセラミツ
ク)と同等の熱膨張係数を有する金属材料(例え
ばコバールあるいは鉄―ニツケル合金)で形成さ
れることが望ましい。
この発明は上記実施例に限定されるものではな
く、例えば第4図においては主入出力端子43を
支持基体の半導体チツプ塔載面に平行に配設し
た、いわゆるフラツトパツケージタイプにて示し
ているが、補助入出力端子44と同様に支持基体
の半導体チツプ塔載面に対して垂直に配設されて
いてもかまわない。また補助入出力端子44は支
持基体41の半導体チツプ塔載面と反対の面に支
持固定されているが同一面であつてもかまわな
い。さらに図においては、マルチチツプパツケー
ジはチツプアンドワイヤー法にて示してあるが、
フリツプチツプ法、ビームリード法、フイルムキ
ヤリア法等のパツケージング方法でもよく、その
マルチチツプパツケージング方法は特に限定され
ない。
く、例えば第4図においては主入出力端子43を
支持基体の半導体チツプ塔載面に平行に配設し
た、いわゆるフラツトパツケージタイプにて示し
ているが、補助入出力端子44と同様に支持基体
の半導体チツプ塔載面に対して垂直に配設されて
いてもかまわない。また補助入出力端子44は支
持基体41の半導体チツプ塔載面と反対の面に支
持固定されているが同一面であつてもかまわな
い。さらに図においては、マルチチツプパツケー
ジはチツプアンドワイヤー法にて示してあるが、
フリツプチツプ法、ビームリード法、フイルムキ
ヤリア法等のパツケージング方法でもよく、その
マルチチツプパツケージング方法は特に限定され
ない。
以上説明したように、本発明に係るマルチチツ
プパツケージは、特定の半導体チツプに接続され
てその半導体チツプに所定の処理を行なうことに
よつて所定の機能を持たせるための、例えば情報
書き込み装置等の外部装置と何等のアダプタを介
する事なく直接接続可能であるため、生産性が極
めてよく、製作コストを大きく低減できるもので
ある。
プパツケージは、特定の半導体チツプに接続され
てその半導体チツプに所定の処理を行なうことに
よつて所定の機能を持たせるための、例えば情報
書き込み装置等の外部装置と何等のアダプタを介
する事なく直接接続可能であるため、生産性が極
めてよく、製作コストを大きく低減できるもので
ある。
第1図は半導体チツプを単体でパツケージング
したパツケージを示す図、第2図は一つの支持基
体上に複数個の半導体チツプを配設したマルチチ
ツプパツケージを示す図、第3図はこのマルチチ
ツプパツケージ内の特定の半導体チツプと書き込
み装置等の外部装置との接続のためのアダプター
を示す図、第4図は本発明の一実施例に係るマル
チチツプパツケージを示す図、第5図は同実施例
における補助入出力端子の支持固定方法の一例を
示す断面図である。 41…支持基体、42…半導体チツプ、43…
主入出力端子、44…補助入出力端子。
したパツケージを示す図、第2図は一つの支持基
体上に複数個の半導体チツプを配設したマルチチ
ツプパツケージを示す図、第3図はこのマルチチ
ツプパツケージ内の特定の半導体チツプと書き込
み装置等の外部装置との接続のためのアダプター
を示す図、第4図は本発明の一実施例に係るマル
チチツプパツケージを示す図、第5図は同実施例
における補助入出力端子の支持固定方法の一例を
示す断面図である。 41…支持基体、42…半導体チツプ、43…
主入出力端子、44…補助入出力端子。
Claims (1)
- 【特許請求の範囲】 1 共通の支持基体上に複数個の半導体チツプを
配設して相互接続すると共に、前記支持基体に所
定の配列形状を有する主入出力端子を配設して所
要の回路機能を持たせたマルチチツプパツケージ
において、前記支持基体に前記半導体チツプのう
ちの特定の半導体チツプに接続され、前記主入出
力端子とは異なる所望の配列形状を有する補助入
出力端子を配設したことを特徴とするマルチチツ
プパツケージ。 2 補助入出力端子が接続された特定の半導体チ
ツプは、PROMであり、補助入出力端子はこの
PROMへの情報書き込み用端子であることを特徴
とする特許請求の範囲第1項記載のマルチチツプ
パツケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56044383A JPS57159053A (en) | 1981-03-26 | 1981-03-26 | Multitip package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56044383A JPS57159053A (en) | 1981-03-26 | 1981-03-26 | Multitip package |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57159053A JPS57159053A (en) | 1982-10-01 |
JPS6135702B2 true JPS6135702B2 (ja) | 1986-08-14 |
Family
ID=12689975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56044383A Granted JPS57159053A (en) | 1981-03-26 | 1981-03-26 | Multitip package |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57159053A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61177759A (ja) * | 1985-02-04 | 1986-08-09 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
MX243231B (es) * | 2000-05-23 | 2007-01-11 | Osmonics Inc | Matrices de polisulfonamida. |
-
1981
- 1981-03-26 JP JP56044383A patent/JPS57159053A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS57159053A (en) | 1982-10-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
USRE36469E (en) | Packaging for semiconductor logic devices | |
US5138434A (en) | Packaging for semiconductor logic devices | |
KR910004506B1 (ko) | 반전 칩 캐리어 | |
US6144101A (en) | Flip chip down-bond: method and apparatus | |
US9305861B2 (en) | Method and system for electrically coupling a chip to chip package | |
JP2858246B2 (ja) | 半導体パッケージ | |
US5789816A (en) | Multiple-chip integrated circuit package including a dummy chip | |
US5227995A (en) | High density semiconductor memory module using split finger lead frame | |
KR20010023575A (ko) | 고밀도 i/o 카운트를 가진 집적 장치에 대한 전기인터페이스 | |
US4994896A (en) | Semiconductor device | |
JP3113005B2 (ja) | キャリアのない集積回路パッケージ | |
EP0221496A2 (en) | Integrated circuit package | |
JPS6135702B2 (ja) | ||
JP3166490B2 (ja) | Bga型半導体装置 | |
JPH0563138A (ja) | 半導体集積回路装置 | |
JP2708696B2 (ja) | 半導体素子実装コネクタ | |
JPS617657A (ja) | マルチチツプパツケ−ジ | |
US5434450A (en) | PGA package type semiconductor device having leads to be supplied with power source potential | |
JP2786047B2 (ja) | 樹脂封止型半導体装置 | |
JPH08125101A (ja) | 半導体装置 | |
JPH04139737A (ja) | 半導体チップの実装方法 | |
JP3586867B2 (ja) | 半導体装置、その製造方法及びその実装方法並びにこれを実装した回路基板 | |
KR950013050B1 (ko) | 엘오씨(Lead On Chip)용 리드 프레임 | |
JP2638542B2 (ja) | 光半導体モジュール | |
KR20000027519A (ko) | 멀티 칩 패키지 |