JPS6135551A - Manufacture of semiconductor integrated circuit device - Google Patents
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- JPS6135551A JPS6135551A JP15521484A JP15521484A JPS6135551A JP S6135551 A JPS6135551 A JP S6135551A JP 15521484 A JP15521484 A JP 15521484A JP 15521484 A JP15521484 A JP 15521484A JP S6135551 A JPS6135551 A JP S6135551A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路装置に適用して有効な技術忙
関するものであり、特に、多結晶シリコンを導電層とし
て使用する半導体集積り路装笛に適用して有効な技術に
関するものである。[Detailed Description of the Invention] [Technical Field] The present invention relates to a technology that is effective when applied to a semiconductor integrated circuit device, and in particular to a semiconductor integrated road system using polycrystalline silicon as a conductive layer. It relates to techniques that can be applied and are effective.
半導体集積回路装置は、その製造工程における種々の熱
処理工程に耐え得る導電層として、多結晶シリコン膜が
使用されている。Semiconductor integrated circuit devices use polycrystalline silicon films as conductive layers that can withstand various heat treatment steps in the manufacturing process.
多結晶シリコン膜を導電層として使用する半導体集積回
路装置とじ【、例えば、紫外線消去型の不揮発性記憶装
置を備えた半導体集積回路装置（以下、ＥＰＲＯＭとい
う）がある。2. Description of the Related Art There is a semiconductor integrated circuit device using a polycrystalline silicon film as a conductive layer.For example, there is a semiconductor integrated circuit device including an ultraviolet erasable nonvolatile memory device (hereinafter referred to as an EPROM).
このＥＰＲＯＭは、以下に述べる製造工程により形成さ
れる。This EPROM is formed by the manufacturing process described below.
まず、単結晶シリコンからなる半導体基板１の主面上部
に、半導体素子間を電気的に分離するフィールド絶縁膜
２を形成する。そして、半導体素子形成領域となる半導
体基板１主面上部に、電界効果トランジスタ９ゲート絶
縁膜となる絶縁膜３を形成する。First, a field insulating film 2 is formed on the main surface of a semiconductor substrate 1 made of single crystal silicon to electrically isolate semiconductor elements. Then, an insulating film 3, which will become a gate insulating film of the field effect transistor 9, is formed on the upper main surface of the semiconductor substrate 1, which will be a semiconductor element formation region.
この後、フローティングゲート電極を形成するために、
第１層目の多結晶シリコン膜を形成し、抵抗値を低減さ
せるリンを拡散した後、所定の形状にパターンニングを
施ピて導電層４Ａを形成する。After this, to form the floating gate electrode,
After forming a first layer polycrystalline silicon film and diffusing phosphorus to reduce resistance, patterning is performed in a predetermined shape to form a conductive layer 4A.
モして二後の、工程で形成されるコントロールゲート電
極との電気的な分離をするために、第８図（Ａ）Ｋ示す
ように、導電層４Ａを覆う絶縁膜５を形成する。この絶
縁膜５は、半導体基板１主面上部、絶縁膜３又はフィー
ルド絶縁Ｂ２に比べ、４重層４Ａ上部に厚く形成し、か
つ、その膜質を良好なものにするために、熱酸化技術に
よる酸化シリコン膜で形成している。As shown in FIG. 8(A)K, an insulating film 5 is formed to cover the conductive layer 4A in order to electrically isolate it from the control gate electrode formed in the second step. This insulating film 5 is formed thicker on the upper part of the quadruple layer 4A than the upper main surface of the semiconductor substrate 1, the insulating film 3, or the field insulation B2, and is oxidized by thermal oxidation technology in order to improve the quality of the film. It is made of silicon film.
ところが、点線で囲まれた領域部分の拡大図である第８
図（Ｂ）に示すように、半導体基板１に比べ、導電層４
Ａの酸化速度が速いために、導電層４Ａの端部（段差部
）で絶縁膜５がオーバハング状の絶縁膜５Ａとして形成
される。However, the eighth image, which is an enlarged view of the area surrounded by the dotted line,
As shown in Figure (B), compared to the semiconductor substrate 1, the conductive layer 4
Since the oxidation rate of A is fast, the insulating film 5 is formed as an overhanging insulating film 5A at the end portion (step portion) of the conductive layer 4A.
この状態のままで、コントロールゲート電極すなわちワ
ード線を形成するために、絶縁膜５上部に第２層目の多
結晶シリコンｉを形成し、抵抗値を低減させるリンを拡
散する。In this state, a second layer of polycrystalline silicon i is formed on top of the insulating film 5 to form a control gate electrode, that is, a word line, and phosphorus, which reduces the resistance value, is diffused.
そして、第２層目の多結晶シリコン例上部にエツチング
用マスク７を形成する。Then, an etching mask 7 is formed on top of the second layer of polycrystalline silicon.
この後、前記マスク７を用いてＦｂ方性エツチング技術
を施し、第９図（Ａ）Ｋ示すように、第２層目の多結晶
シリコン膜によって、コントロールゲート電＆（ＣＧ）
すなわちワード、Ｆ（ＷＬ）となる導電層６を形成する
。Thereafter, the Fb directional etching technique is applied using the mask 7, and as shown in FIG. 9(A)K, the control gate electrode &(CG) is
That is, a conductive layer 6 that becomes a word F (WL) is formed.
前記異方性エツチング技術は、マスク７０寸法の変換量
が正確で、ＥＰＲＯＭの製造工程における加工精度を向
上できるという特徴がある。異方性エツチング技術は、
特に、高集稍化の進展とともにその需要が高くなる傾向
にある。The anisotropic etching technique is characterized in that the amount of conversion of the dimensions of the mask 70 is accurate, and processing accuracy in the EPROM manufacturing process can be improved. Anisotropic etching technology is
In particular, the demand for these products tends to increase as the population becomes more densely populated.
この４電層６の形成工程の後に、マスク７を用い、絶Ｒ
膜５、導電層４Ａをパターンニング、所謂、重ね切りし
、フローティングゲート電極（ＦＧ）となる導電層４（
図示１７ていない）を形成する。After this step of forming the quaternary electric layer 6, using a mask 7,
The film 5 and the conductive layer 4A are patterned, so-called, overlapped and cut to form the conductive layer 4 (which becomes the floating gate electrode (FG)).
17 (not shown).
これ以後は、通常のＥＦＲＯＭの製造工程、例えば、本
願出願人が先に出願した特願昭５９−３２３５５号（出
願日５９年２月２４日）の明細書に記載した製造工程を
施すことにより、ＥＰＲＯＭは完成する。From this point on, by applying the normal EFROM manufacturing process, for example, the manufacturing process described in the specification of Japanese Patent Application No. 1983-32355 (filing date: February 24, 1959), which was previously filed by the applicant. , the EPROM is completed.
しかしながら、かかる技ぎにおける検討の結果、第９図
（Ａ）及びその点線で囲まれた領域部分の拡大図であ２
る第９、図（Ｂ）Ｉｃ示すように、異方性エツチング技
術で重ね切りすることＫより、オーバハング状の絶縁膜
５Ａ部分に不要に残存する第２層、、）導□ＬＪ？１ｊ
６ａ＃哩、されモしよう。ア、隣接する導電ＦＮ４６間
でショートするという問題点を、本発明者は見い出した
。However, as a result of examination of such techniques, we found that the enlarged view of FIG. 9(A) and the area surrounded by the dotted line is
As shown in Figure 9 (B) Ic, the second layer unnecessary remains on the overhanging insulating film 5A due to the overlapping cutting using the anisotropic etching technique. 1j
6a# Let's get beaten up. A. The inventor of the present invention has discovered the problem of short-circuiting between adjacent conductive FNs 46.
この問題点により、一本のワード線を選択するとショー
トされているワード線がすべて選択され、誤動作を生じ
るので、ＥＰＲＯＭのＩｌｔ的特性を著しく低下させて
しまう。Due to this problem, when one word line is selected, all shorted word lines are selected, resulting in malfunction, which significantly deteriorates the Ilt characteristics of the EPROM.
また、前述した重ね切りの際に、オーバハング状の絶縁
膜５Ａをオーバエツチングし、導電層６ａを除去する方
法がある。There is also a method of over-etching the overhanging insulating film 5A and removing the conductive layer 6a during the overlapping cutting described above.
しかしながら、必要以上のエツチングは、フィールド絶
縁膜２を損傷し、半導体素子間の電気的な分離を損なう
ので、前記方法を採用することができない。However, excessive etching damages the field insulating film 2 and impairs electrical isolation between semiconductor elements, so the above method cannot be used.
本発明の目的は、半導体椙積回路装Ｕりの製造工程にお
ける不要な′４重層の残存を防止し、導電層間のショー
トを防止することが可能な技術手段を提供することにあ
る。An object of the present invention is to provide a technical means capable of preventing the unnecessary residual of a 4-fold layer in the manufacturing process of semiconductor integrated circuit devices and preventing short circuits between conductive layers.
本発明の他の目的は、半導体集積回路装置の電気的信頼
性を向上することが可能な技術手段を提供するーことに
ある。Another object of the present invention is to provide technical means that can improve the electrical reliability of a semiconductor integrated circuit device.
本発明の他の目的は、半導体集積回路装置の集オＶｔ度
を向上することが可能な技術手段を提供することにある
。Another object of the present invention is to provide technical means capable of improving the voltage concentration of a semiconductor integrated circuit device.
本発明の他の目的は、半導体集積回路装置の電気的信頼
性を向上し、かつ、その集積度を向上することが可能な
技術手段を提供することＫある。Another object of the present invention is to provide technical means capable of improving the electrical reliability of a semiconductor integrated circuit device and increasing its degree of integration.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面忙よって明らかＫなるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、°代表的なものの
概要を簡単に説明すれば、下記のとおりである。Among the inventions disclosed in this application, a brief overview of typical inventions is as follows.
ＥＰＲＯＭの７０−ティングゲート電極、コントロール
ゲート電極（ワード１％ｌ）を形成した久に、周辺回路
の夛−ト電極を形成する工程で、コントロールゲート電
極を形成するときに生じる不要に残存する導電層を除去
する。Long after forming the 70-digit gate electrode and control gate electrode (word 1%) of EPROM, unnecessary residual conductivity that occurs when forming the control gate electrode is removed in the process of forming the peripheral circuit electrode. Remove layers.
これによって、コントロールゲート電極間のショートを
防止することができるので、誤動作を防止し、ＥＰＲＯ
Ｍの電気的な信頼性を向上することができる。This prevents short circuits between the control gate electrodes, prevents malfunctions, and
The electrical reliability of M can be improved.
以下、本発明の構成について、本発明を、ＥＰＲＯＭに
適用した一実施例とともに説明する。Hereinafter, the configuration of the present invention will be described together with an embodiment in which the present invention is applied to an EPROM.
第１図乃至第６図は、本発明の一実施例の製造方法を説
明するための各製造工程におけるＥＦＲＯＭの要部断面
図、＠７図は、本発明の一実施例の製造方法を説明する
ための所定の製造工程におけるＥＦＲＯＭのメモリセル
アレイの要部斜視図である。1 to 6 are cross-sectional views of essential parts of an EFROM in each manufacturing process for explaining the manufacturing method of an embodiment of the present invention, and Figure @7 is for explaining the manufacturing method of an embodiment of the present invention. FIG. 2 is a perspective view of a main part of an EFROM memory cell array in a predetermined manufacturing process.
なお、実施例の全図において、前記第８図（Ａ）、（Ｂ
）、第９図（Ａ）及び（Ｂ）と同一機能を有するものは
同一符号を付け、そのくり返しの説明“は省略する。In addition, in all the figures of the example, the above-mentioned Fig. 8 (A) and (B
), those having the same functions as those in FIGS. 9(A) and 9(B) are given the same reference numerals, and repeated explanations thereof will be omitted.
第１図乃至第６図において、（ＭＧ）は、メモリセルの
フローティングゲート電極Ｊ極及びコントロールゲート
′ｉＦｔ極形成領域におい、て、グー）！方向で切断し
た断面図を示す。（ＭＳＤＩは、メモリセルのソース領
域又はドレイン領域形成領域において、前記断面図［Ｍ
Ｇ）と同一方向で切断した断面図を示す。（ＭＩＳ〕は
、周辺回路を構成するＭＩＳＦＥＴ形成領域において、
ゲート長方向で切断した断面図を示す。In FIG. 1 to FIG. 6, (MG) is in the floating gate electrode J pole and control gate 'iFt electrode forming region of the memory cell. A cross-sectional view taken along the direction is shown. (MSDI is formed in the source region or drain region forming region of the memory cell in the cross-sectional view [M
A cross-sectional view taken in the same direction as G) is shown. (MIS) in the MISFET formation region that constitutes the peripheral circuit.
A cross-sectional view taken along the gate length direction is shown.
まず、単結晶シリコンからなるｐ−型の半導体基板ｌを
用意する。First, a p-type semiconductor substrate l made of single crystal silicon is prepared.
そして、半導体基板１の主面上部に、フィールド絶縁膜
２を形成する。このフィールド絶縁膜２は、半導体基板
１の選択的な熱酸化技術による酸化シリコン暎で形成す
る。なお、図示されていないが、周辺回路形成領域にお
いて、フィールド絶縁膜２形成工程前に、ｐチャネルＭ
ＩＳＦＥＴを形成するために、ｎ−型のウェル領域が形
成されるようになりている。Then, a field insulating film 2 is formed on the upper main surface of the semiconductor substrate 1. The field insulating film 2 is formed of silicon oxide using a selective thermal oxidation technique of the semiconductor substrate 1. Although not shown, in the peripheral circuit formation region, before the step of forming the field insulating film 2, the p-channel M
In order to form an ISFET, an n-type well region is formed.
この後、第１図に示すように、半導体素子形成領域とな
る門導体基板１主面上部に、絶縁＠３を形成する。この
絶縁膜３は、熱酸化技術による酸化シリコン膜で形成す
る。Thereafter, as shown in FIG. 1, an insulator @3 is formed on the upper main surface of the gate conductor substrate 1, which will be the semiconductor element formation region. This insulating film 3 is formed of a silicon oxide film using thermal oxidation technology.
第１図に示す絶縁膜３を形成する工程の後に、フローテ
ィングゲート電極を形成するために、第１層目の多結晶
シリコン膜を形成し、抵抗値を低減させるリンを拡散す
る。After the step of forming the insulating film 3 shown in FIG. 1, a first layer of polycrystalline silicon film is formed to form a floating gate electrode, and phosphorus, which reduces the resistance value, is diffused.
そして、該多結晶シリコン膜を所定の形状にパターンニ
ング１／ 、メモリセル形成領域に導電層４Ａを形成す
る。The polycrystalline silicon film is then patterned into a predetermined shape to form a conductive layer 4A in the memory cell formation region.
この後、後の工程で形成されるコントロールゲート電極
との電気的な分離をするために、第２図に示すように、
導電層４Ａを覆う絶縁膜５を形成する。この絶縁膜５は
、熱酸化技術による酸化シリコン膜で形成する。After this, in order to electrically isolate the control gate electrode that will be formed in a later step, as shown in FIG.
An insulating film 5 covering the conductive layer 4A is formed. This insulating film 5 is formed of a silicon oxide film using thermal oxidation technology.
前述したように、絶縁＠５は、半導体基板ｌ（単結晶シ
リコン）主面上部、絶縁１ｉ［３又はフィ−ルド絶縁膜
２に比べ、導電層Ａ４（ＩＪンが拡散された多結晶シリ
コン）上部に厚く形成する・ことができる。さらに、絶
縁［５は、化学的２相析出（以下、ＣＶＤという）に比
べ、その膜質を良好なもの（例えば、電気的特性）にす
ることができる。As mentioned above, the insulation@5 is located above the main surface of the semiconductor substrate l (single crystal silicon), compared to the insulation 1i [3 or the field insulation film 2], and the conductive layer A4 (polycrystalline silicon in which IJn is diffused). Can be formed thickly at the top. Furthermore, insulation [5] can provide better film quality (eg, electrical properties) than chemical two-phase deposition (hereinafter referred to as CVD).
ところが、半導体基板１に比べ、導電層４Ａの酸化蓮度
が速いために、導電層４Ａ−１７）端部（段差部）で絶
縁膜５がオーバハング状の絶縁膜５Ａとして形成される
。However, since the degree of oxidation of the conductive layer 4A is faster than that of the semiconductor substrate 1, the insulating film 5 is formed as an overhanging insulating film 5A at the end (step) of the conductive layer 4A-17.
第２図に示す絶は膜５を形成する工程の後Ｋ、メモリセ
ルのコントロールゲート電極、ワード線及び周辺回路の
ＭＩ ５ＦＥＴのゲート電極を形成するため罠、第３図
に示すように、フィールド絶縁＠２、絶む直３及び絶縁
膜５上部に第２層目の導電層６Ａを形成する、この導電
層６Ａは、フィールド絶縁膜５、導電層４Ａ及び絶縁膜
５による段差部でステップカバレッジが良好な、例えば
、ＣＶＤ技術による多結晶シリコン説に、その抵抗値を
低減するためのリンを拡散したものを用いる。After the step of forming the film 5 shown in FIG. 2, the control gate electrode of the memory cell, the word line and the gate electrode of the MI 5FET of the peripheral circuit are formed. A second conductive layer 6A is formed on the insulation @2, the cutting line 3, and the insulation film 5. This conductive layer 6A has step coverage at the stepped portion formed by the field insulation film 5, the conductive layer 4A, and the insulation film 5. For example, polycrystalline silicon made by CVD technology, which has good resistance, is used, and phosphorus is diffused therein to reduce its resistance value.
また、導Ｍ１層６Ａとして、高融点金属膜（Ｍｏ。Further, as the conductive M1 layer 6A, a high melting point metal film (Mo.
Ｔａ、Ｔｉ、Ｗ）、シリ与イド膜（ＭｏＳｉ２゜ＴａＳ
ｉ２ 、ＴｉＳｉｘ 、ＷＳｉ２ ）、多結晶シリ、
コン膜上柚に高融点金属膜を形成したもの又は多結晶シ
リコン膜にシリサイド膜を形成したものを用いてもよい
。Ta, Ti, W), silicide film (MoSi2゜TaS
i2, TiSix, WSi2), polycrystalline silicon,
A structure in which a high melting point metal film is formed on a silicon film or a silicide film formed on a polycrystalline silicon film may be used.
第３図に示す導電層６Ａを形成する工程の後に、コント
ロールゲート電極及びワード線を形成するため釦、導電
層６Ａ上部に、エツチング用マスク７を形成する。なお
、周辺回路形成領域は、全面に、マスク７が形成されて
いる。After the step of forming the conductive layer 6A shown in FIG. 3, an etching mask 7 is formed on the button and conductive layer 6A to form a control gate electrode and a word line. Note that a mask 7 is formed on the entire surface of the peripheral circuit formation region.
そして、マスク７を用いてｙ４方性エツチング技術を施
し、マスク７以外の導電層６Ａ、絶縁膜５及び導電層４
Ａを除去（重ね切り）する。これによって、第４図に示
すように、フローティングゲート電極（ＦＧ）となる導
電層４、コントロールゲート電極（ＣＧ）及び７−）”
＃（ＷＬ）となる導電層６を形成する。Then, a 4-directional etching technique is applied using mask 7 to remove the conductive layer 6A other than the mask 7, the insulating film 5, and the conductive layer 4.
Remove A (overlap cut). As a result, as shown in FIG. 4, the conductive layer 4, which becomes the floating gate electrode (FG), the control gate electrode (CG) and the
A conductive layer 6 having #(WL) is formed.
ところが、マスク７以外の導電層４Ａと導電層６Ａとが
交差した部分（除去された導電Ｍ４Ａの端部）に、前記
オーバハング状の絶ｔ’Ｔ＋ｇ！５Ａにより、異方性エ
ツチング技術で完全に除去することができない不要に残
存する４電Ｍ６Ｂが形成される。この導′ｒｒ′を層６
ａは、導電層６間のシコートを生じ、ＥＰＲＯＭの誤動
作を生じてしまう。However, the above-mentioned overhang-like absolute t'T+g! 5A forms an unnecessary residual 4-electrode M6B that cannot be completely removed by anisotropic etching techniques. This conductor 'rr' is applied to layer 6.
a causes a gap between the conductive layers 6, resulting in malfunction of the EPROM.
第４図に示す６ｍ１Ｆ３４ 、 ｓを形成する工程の後
に、マスク７を除去する。After the step of forming 6m1F34,s shown in FIG. 4, the mask 7 is removed.
そして、周辺回路のＭＩＳＦＥＴのゲート電極を形成す
るために、導電層６Ａ上部に工・ソチング用マスク８を
形成する。このマスク８は、メモリ七ルアレイを覆うよ
うＶｃ影形成れるが、第７図忙示すように、導電層４Ａ
とＱ ’ｉｌＥ層６Ａとが交差した部分（除去された等
電層４Ａの端部）であって、導電層６以外の不要に残存
する導電層６ａが露出する開口部８Ａが設けられている
。Then, in order to form the gate electrode of the MISFET of the peripheral circuit, a mask 8 for machining and sowing is formed on the conductive layer 6A. This mask 8 forms a Vc shadow so as to cover the memory array, but as shown in FIG. 7, the conductive layer 4A
An opening 8A is provided at the intersection of the Q'ilE layer 6A (the end of the removed isoelectric layer 4A) and exposes the unnecessary remaining conductive layer 6a other than the conductive layer 6. .
この後、マスク８を用いてエツチング技術を施し、第５
図に示すように１周辺回路のＭＩＳＦＥＴのゲートｖＬ
極となる導電層６Ｂを形成する。After this, an etching technique is applied using the mask 8, and the fifth
As shown in the figure, the MISFET gate vL of one peripheral circuit
A conductive layer 6B serving as a pole is formed.
そして、この導電７Ｆｆ６Ｂの形成工程で、開口部８Ａ
が露出されている不要忙残存する導電層６ａが除去され
る。こり工程のエツチング技術は、不要に残存する導電
層６ａが除去されるような異方性エツチング技術又は前
記重ね切りに比べてエツチング量（゛垂直方向にエツチ
ングする量）が少ないので、等方性エツチング技術を使
用する。Then, in the process of forming the conductive 7Ff6B, the opening 8A
The unnecessary remaining conductive layer 6a that is exposed is removed. The etching technique of the etching process is isotropic because the amount of etching (the amount of etching in the vertical direction) is smaller than the anisotropic etching technique that removes the conductive layer 6a that remains unnecessarily or the overcutting described above. Use etching technique.
第５図に示す導″ＢＥ層６Ｂを形成する工程及び不要に
残存する導＠Ｉｅｒ ６ ａを除去する工程の後に、マ
スク８を除去する。After the step of forming the conductor BE layer 6B and the step of removing the unnecessary remaining conductor 6a shown in FIG. 5, the mask 8 is removed.
そして、導電層４．６両側部の半導体基板１主面部に、
ソース領域又はドレイン領域となるｎ＋型の半導体領域
９Ａを形成し、導電層６Ｂ両側部の半導体基板１主面部
に、ソース領域又はドレイン領域となるｎ＋型の半導体
領域９Ｂを形成する。Then, on the main surface of the semiconductor substrate 1 on both sides of the conductive layer 4.6,
An n + type semiconductor region 9A that will become a source region or a drain region is formed, and an n + type semiconductor region 9B that will become a source region or a drain region is formed on the main surface of the semiconductor substrate 1 on both sides of the conductive layer 6B.
この半導体領域９Ａ、９Ｂは、例えば、イオン注入技術
により絶縁膜３を通した半導体基板１主面部に不純物を
導入し、該不純物に引き伸し拡散を施して形成する。The semiconductor regions 9A and 9B are formed, for example, by introducing impurities into the main surface of the semiconductor substrate 1 through the insulating film 3 using an ion implantation technique, and then stretching and diffusing the impurities.
これによって、半導体基板１、絶縁膜３，５、導電層４
．６及び一対の半導体領域９Ａで構成されるメモリセル
となる電界効果トランジスタが形成される。さらに、半
導体基板１、絶行厄３、導電Ｒ？Ｊ６Ｂ及び一対の半導
体領域９Ｂで宿成される周辺回路のＭＩＳＦＥＴが形成
される。As a result, the semiconductor substrate 1, the insulating films 3 and 5, the conductive layer 4
．． A field effect transistor serving as a memory cell is formed by the semiconductor region 6 and the pair of semiconductor regions 9A. Furthermore, semiconductor substrate 1, Zekgyoku 3, conductivity R? A MISFET of a peripheral circuit is formed in J6B and a pair of semiconductor regions 9B.
この後、′１′ＵＬ界効果トランジスタ、ＭＩＳＦＥＴ
゛ 等を覆うように、絶縁膜１０を形成する。この絶縁
膜１０は、例えば、ＣＶＤ技術による一フォスフォシリ
ケートガテス膜な用いて形成する。After this, '1' UL field effect transistor, MISFET
An insulating film 10 is formed to cover . This insulating film 10 is formed using, for example, a phosphosilicate gates film using a CVD technique.
セし−て、所定の半導体領域９Ａ、”９Ｂ上部の絶縁膜
３．１０を除去し、接続孔１１を形成する。Then, the insulating film 3.10 above the predetermined semiconductor regions 9A and 9B is removed to form connection holes 11.
この後、第６図に示すように、接続孔１１を通して半導
体領域９Ａと電気的に接続し、導電層６と交差して絶縁
膜１０上部を延在する導電層１・２Ａを形成し、かつ、
接続孔１１を通して半導体領域９Ｂと電気的に接続し、
絶縁膜１０上部を延在する導電層１２Ｉ３を形成する。Thereafter, as shown in FIG. 6, conductive layers 1 and 2A are formed which are electrically connected to the semiconductor region 9A through the contact hole 11, intersect with the conductive layer 6 and extend above the insulating film 10, and ,
electrically connected to the semiconductor region 9B through the connection hole 11;
A conductive layer 12I3 extending above the insulating film 10 is formed.
導を層１２Ａは、データ線（ＤＬ）として使用される。The conductor layer 12A is used as a data line (DL).
導電層１２Ａ、１２Ｂは、例えば、蒸着技術によるアル
ミニウム膜を用いて形成する。The conductive layers 12A and 12B are formed using, for example, an aluminum film using a vapor deposition technique.
これら一連の製造工程を施すことＫより、本実簡明のＥ
ＰＲＯＭは完成する。そして、この後に、保設膜等の処
理工程を施してもよい。By performing these series of manufacturing processes, E
PROM is completed. Then, after this, a treatment process such as a preservation film may be performed.
なお、前記実施例は、重ね′切りで導電層４．６を形成
した後Ｋ、周辺回路の導電層６Ｂを形成する工程と同’
−！Ｒ造工程で、不要に残存する導電層６ａを除去した
が、周辺回路の導４１ｊ層６Ｂを形成する工程と同一製
造工程で不要に残存する導電層６ａを除去した後に、重
ね切りで４７１１層４ 、６を形成してもよい。In the above embodiment, after forming the conductive layer 4.6 by overlapping cutting, the process is the same as that of forming the conductive layer 6B of the peripheral circuit.
-! In the R manufacturing process, the unnecessary remaining conductive layer 6a was removed, but after removing the unnecessary remaining conductive layer 6a in the same manufacturing process as the process of forming the conductive layer 6B of the peripheral circuit, the 4711 layer was removed by overlapping cutting. 4 and 6 may be formed.
また、前記実施例は、重ね切りで導ｇ、層４．６を形成
した後に、周辺回路の導電層６Ｂを形成する工程と同一
製造工程で、不要に残存する導電層６ａを除去したが、
周辺回路の導電層６Ｂを形成した後に、新たなるエツチ
ング用マスクを形成し、不要に残存する導電層６ａを除
去してもよい。Further, in the above embodiment, after forming the conductive layer 4.6 by overlapping cutting, the unnecessary remaining conductive layer 6a was removed in the same manufacturing process as the process of forming the conductive layer 6B of the peripheral circuit.
After forming the conductive layer 6B of the peripheral circuit, a new etching mask may be formed to remove unnecessary remaining conductive layer 6a.
以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。−
（１） ＥＰＲＯＭのコントロールタート電極、フロ
ーティングゲート電極を形成した後に、周辺回路のゲー
トＭｃ極を形成する工程で、コントロールゲート電極を
形成するときに生じる不要に残存すβ導電層を除去する
ので、コントロールゲート電極間のショートを防止する
ことができる。As explained above, according to the novel technical means disclosed in this application, the following effects can be obtained. - (1) After forming the control gate electrode and floating gate electrode of the EPROM, in the process of forming the gate Mc electrode of the peripheral circuit, the unnecessary remaining β conductive layer that is generated when forming the control gate electrode is removed. , it is possible to prevent short circuits between control gate electrodes.
（２）前記（１）により、誤動作を防止することができ
るので、’ＥＰＲＯＭの電気的な信頼性を向上すること
ができる。(2) By virtue of (1) above, malfunctions can be prevented, so the electrical reliability of the EPROM can be improved.
（３）前記（１）により、不要に残存する導電層を、周
辺回路のゲート電極を形成する工程で除去することがで
きるので、不要に残存する導電層を除去する工程を増加
する必要がなくなる。(3) According to (1) above, the unnecessary remaining conductive layer can be removed in the process of forming the gate electrode of the peripheral circuit, so there is no need to increase the process of removing the unnecessary remaining conductive layer. .
（４） 前記（１）により、７０−ティングゲート電
極とコントロールゲー１’ ？！極とを形成する重ね切
りに、マスクの寸法の変換量が正確な異方性エツチング
技術を使用することができるので、製造工程における加
工精度を向上できる。(4) According to (1) above, the 70-ting gate electrode and the control gate 1'? ! Since an anisotropic etching technique in which the amount of mask dimension conversion is accurate can be used for the overlapping cutting to form the poles, processing accuracy in the manufacturing process can be improved.
（５）前記（４）Ｋより、製造工程における加工誤差余
裕度を低減することができるので、ＥＰＲＯＭの集積度
を向上することができる。(5) According to the above (4) K, the tolerance for processing errors in the manufacturing process can be reduced, so the degree of integration of the EPROM can be improved.
（（３１前記（２）及び（５）Ｋより、ｌＰＲＯＭの電
気的信頼性を向上し、力１つ、その集積度を向上するこ
とができる。((31) From (2) and (5) K above, it is possible to improve the electrical reliability of lPROM and increase its degree of integration by one factor.
以上、本発明者によってなされた発明を、実施例にもと
すき具体めに説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、鍾々変形し得ることは勿論である。As above, the invention made by the present inventor has been explained in detail with reference to examples, but the present invention is not limited to the above-mentioned examples, and can be modified without departing from the gist thereof. Of course it is possible.
例えば、前記実施例は、本発明を、第１層目、第２層目
の導電層が多結晶シリコン膜で形成されるｌＰＲＯＭに
ついて説明したが、第１層目、第２層目が多結晶シ１１
コン膜で形成されるダイナミック型ランダムアクセスメ
モリ、スタティック型ランダムアクセスメモリ等を備え
た半導体県債回路装置に適用してもよい。For example, in the above embodiments, the present invention has been described with respect to an lPROM in which the first and second conductive layers are formed of polycrystalline silicon films, but the first and second conductive layers are C11
The present invention may be applied to a semiconductor circuit device equipped with a dynamic random access memory, a static random access memory, etc. formed of a conductive film.
第１図乃至第６図は、本発明の一実施例の製造４方法を
説明するための各製造工程におけるＥＰＲＯＭの要部断
面図、
第７図は、本発明の一実施例の製造方法を説明するため
の所定の製造工程におけるＥＦＲＯＭのメモリセルアレ
イの要部斜視図、
第８図（Ａ）及び第９図（Ａ）は、本発明の背景技術の
製造方法を説明するための各和造工程におけるＦ：、Ｆ
ＲＯＭのメモリセルアレイの要部斜視図、
第８図（Ｂ）は、第８図（Ａ）の要部の拡大断面図、
第９図（Ｂ）は、第９図（Ａ）の要部の拡大断面図であ
る。
図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３．５．１０・・・絶縁膜、４．４Ａ、６．６Ａ、６
Ｂ。
１２Ａ、１２Ｂ・・・導電層、５Ａ・・・オーバハング
状の絶縁膜、６ａ・・・不要に残存する導電層、７．８
・・・マスク、８Ａ・・・開口部、９Ａ、９Ｂ・・・半
導体領域、１１・・・接続孔である。
第 ８ 図
第 ８ 図
第 ９ 図
（Ａ＞
第 ９ 図1 to 6 are sectional views of main parts of an EPROM in each manufacturing process to explain four manufacturing methods of an embodiment of the present invention, and FIG. 7 is a sectional view of a manufacturing method of an embodiment of the present invention. 8(A) and 9(A) are perspective views of main parts of an EFROM memory cell array in a predetermined manufacturing process for explaining the manufacturing method of the background art of the present invention. F in the process:, F
FIG. 8(B) is an enlarged cross-sectional view of the essential part of FIG. 8(A); FIG. 9(B) is a perspective view of the essential part of FIG. 9(A). It is an enlarged sectional view. In the figure, 1... Semiconductor substrate, 2... Field insulating film, 3.5.10... Insulating film, 4.4A, 6.6A, 6
B. 12A, 12B... Conductive layer, 5A... Overhanging insulating film, 6a... Unnecessarily remaining conductive layer, 7.8
... Mask, 8A... Opening, 9A, 9B... Semiconductor region, 11... Connection hole. Figure 8 Figure 8 Figure 9 (A> Figure 9
Claims (1)
、所定のパターンニングが施された多結晶シリコンから
なる第１層目の第１の導電層を形成する工程と、該第１
の導電層を覆うように、熱酸化技術による絶縁膜を形成
する工程と、該絶縁膜上部に第２層目の導電層を形成す
る工程と、該第２層目の導電層に所定のパターンニング
を施し、前記第１の導電層と交差する第２の導電層を形
成する工程と、前記第１の導電層と第２の導電層とが交
差する端部であって、第２の導電層以外の不要に残存す
る第２層目の導電層を除去する工程とを備えたことを特
徴とする半導体集積回路装置の製造方法。 ２、前記特許請求の範囲第１項に記載の製造方法で形成
された半導体集積回路装置。 ３、前記第２の導電層は、ステップカバレッジの良好な
多結晶シリコン膜、多結晶シリコン膜と高融点金属膜、
多結晶シリコン膜とシリサイド膜等からなることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
の製造方法。 ４、前記第２の導電層を形成する工程は、異方性エッチ
ング技術によって形成されてなることを特徴とする特許
請求の範囲第１項又は第３項に記載の半導体集積回路装
置の製造方法。 ５、前記第２の導電層を形成する工程の後に、該第２の
導電層をエッチング用マスクとして絶縁膜と第１の導電
層とを所定の形状にパターンニングする工程を備え、こ
の後、前記第１の導電層と第２の導電層とが交差する端
部であって、第２の導電層以外の不要に残存する第２層
目の導電層を除去する工程を施してなることを特徴とす
る特許請求の範囲第１項、第３項又は第４項に記載の半
導体集積回路装置の製造方法。[Claims] 1. A step of forming a first conductive layer made of polycrystalline silicon with a predetermined pattern on the semiconductor substrate or on the semiconductor substrate with an insulating film interposed therebetween. , the first
forming an insulating film using thermal oxidation technology so as to cover the conductive layer; forming a second conductive layer on top of the insulating film; and forming a predetermined pattern on the second conductive layer. forming a second conductive layer that intersects with the first conductive layer; A method for manufacturing a semiconductor integrated circuit device, comprising the step of removing an unnecessary remaining second conductive layer other than the first conductive layer. 2. A semiconductor integrated circuit device formed by the manufacturing method according to claim 1. 3. The second conductive layer is a polycrystalline silicon film with good step coverage, a polycrystalline silicon film and a high melting point metal film,
2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is made of a polycrystalline silicon film, a silicide film, or the like. 4. The method for manufacturing a semiconductor integrated circuit device according to claim 1 or 3, wherein the step of forming the second conductive layer is performed by an anisotropic etching technique. . 5. After the step of forming the second conductive layer, a step of patterning the insulating film and the first conductive layer into a predetermined shape using the second conductive layer as an etching mask; At the end where the first conductive layer and the second conductive layer intersect, a step of removing unnecessary remaining second conductive layer other than the second conductive layer is performed. A method for manufacturing a semiconductor integrated circuit device according to claim 1, 3, or 4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15521484A JPS6135551A (en) | 1984-07-27 | 1984-07-27 | Manufacture of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15521484A JPS6135551A (en) | 1984-07-27 | 1984-07-27 | Manufacture of semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135551A true JPS6135551A (en) | 1986-02-20 |
Family
ID=15601003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15521484A Pending JPS6135551A (en) | 1984-07-27 | 1984-07-27 | Manufacture of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135551A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045865A (en) * | 1990-04-24 | 1992-01-09 | Toshiba Corp | Semiconductor memory and manufacture thereof |
| US5759726A (en) * | 1996-01-17 | 1998-06-02 | Fuji Xerox Co., Ltd. | Electrographic photosensitive member |
| JP2007258497A (en) * | 2006-03-24 | 2007-10-04 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
| US7561828B2 (en) | 2004-07-16 | 2009-07-14 | Fuji Xerox Co., Ltd. | Image-forming apparatus including an electrophotographic photoreceptor having an undercoat layer |
| US7592112B2 (en) | 2004-07-16 | 2009-09-22 | Fuji Xerox Co., Ltd. | Electrophotographic photoreceptor, process cartridge and electrophotographic apparatus |
| US7702256B2 (en) | 2004-07-16 | 2010-04-20 | Fuji Xerox Co., Ltd. | Image-forming apparatus including an electrophotographic photoreceptor having an undercoat layer with metal oxide particles and an acceptor compound |
| US7763406B2 (en) | 2004-07-16 | 2010-07-27 | Fuji Xerox Co., Ltd. | Electrophotographic photoreceptor, process cartidge and electrophotographic apparatus |
-
1984
- 1984-07-27 JP JP15521484A patent/JPS6135551A/en active Pending
Cited By (7)
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