JPS6135018A - Analog switch circuit - Google Patents

Abstract

PURPOSE:To decrease the resistance at conduction by connecting the 2nd analog switch in parallel between terminals of the 1st analog switch placed at an output of an amplifier via a resistor and feeding back a signal from a connecting point between the 2nd analog switch and the resistor to the amplifier. CONSTITUTION:The 1st analog switch 34a is placed between an output of a buffer amplifier 30 and a load 32 and the 2nd analog switch 34b is connected in parallel between terminals of the switch 34a via a resistor 36. Then an output of the amplifier 30 generated at a connecting point between the resistor 36 and the switch 34b is fed back to an inverting input of the amplifier 30. When the switches 34a, 34b are nonconductive, the output of the amplifier 30 is fed back via the resistor 36 to interrupt the supply to the load 32. When the switches 34a, 34b are conducted, the output of the amplifier 30 is fed to the load 32 and fed back and the conductive resistance in the switches 34a, 34b is reduced by parallel connection.

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、導通時の抵抗を低減させたアナログスイッ
チ回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention This invention relates to an analog switch circuit with reduced resistance during conduction.

従来の技術 従来、信号切換えやサンプルホールド回路などに用いる
アナログスイッチは、第５図および第６図に示すように
、バッファ増幅器などの信号送出手段と負荷との間に設
置され、信号の切換えやサンプル時に導通するように構
成されている。2. Description of the Related Art Conventionally, analog switches used for signal switching, sample and hold circuits, etc. are installed between a signal sending means such as a buffer amplifier and a load, as shown in FIGS. Constructed to conduct during sampling.

すなわち、第５図に示すアナログスイッチ回路は、信号
切換えに用いられた場合を示し、アナログスイッチ２は
バッファ増幅器４の出力と負荷６との間に接続されてい
る。３は入力信号、５は制御パルス、７は出力信号を示
す。That is, the analog switch circuit shown in FIG. 5 is used for signal switching, and the analog switch 2 is connected between the output of the buffer amplifier 4 and the load 6. 3 represents an input signal, 5 represents a control pulse, and 7 represents an output signal.

また、第６図に示すアナログスイッチ回路は、サンプル
ホールド回路に用いられた場合を示し、バッファ増幅器
８の出力で制御されるトランジスタ１０を接続し、この
トランジスタ１０のエミッタとサンプルホールド用コン
デンサ１２との間にアナログスイッチとしてのトランジ
スタ１４が設置されている。そして、バッファ増幅器８
の非反転入力端子（＋）には入力電圧９が加えられ、か
つ、トランジスタ１４のベースに形成された端子１６に
はサンプリングパルス１８が加えられ、サンプリングパ
ルス１８に応動してコンデンサ１２に保持された入力電
圧９のサンプル電圧は、出力端子２０から取り出される
。The analog switch circuit shown in FIG. 6 is used as a sample-and-hold circuit, and a transistor 10 controlled by the output of a buffer amplifier 8 is connected, and the emitter of this transistor 10 and a sample-and-hold capacitor 12 are connected. A transistor 14 as an analog switch is installed between them. And buffer amplifier 8
An input voltage 9 is applied to the non-inverting input terminal (+) of the transistor 14, and a sampling pulse 18 is applied to the terminal 16 formed at the base of the transistor 14. A sample voltage of the input voltage 9 is taken out from the output terminal 20.

第７図の（Ａ）は第５図に示すアナログスイッチ回路の
具体的な回路構成例を示し、トランジスタ２２は、第５
図のアナログスイッチ２を構成し、そのベースに形成さ
れた端子２４には制御パルス２６が加えられる。(A) in FIG. 7 shows a specific circuit configuration example of the analog switch circuit shown in FIG.
A control pulse 26 is applied to a terminal 24 formed on the base of the analog switch 2 shown in the figure.

このアナログスイッチ回路において、端子２４　゛が低
（Ｌ）レベルに移行してトランジスタ２２が導通すると
、第７図の（Ｂ）に示すような等価回路となる。すなわ
ち、この等価回路に右いて、抵抗２８はトランジスタ２
．２の導通抵抗である。この導通抵抗２８の値をｒＯ５
増幅器４の非反・転入力端子（＋）に加えられる入力電
圧をｖ９、負荷６の抵抗値をＲＬ、この負荷６に流れる
出力電流を■。とすると、負荷６に発・生ず４ａカ電圧
Ｖ０は、 Ｖｏ　−Ｖ＋　　・ＲＬ　／　（Ｒ，Ｌ−ｈｒｏ）　　
・・（１１となり、トランジスタ２２のスイッチングに
よるトランジスタ２２のユミソタ・コレクタ間に発生す
る誤差電圧ΔＶは、 ΔＶ＝　（ｒｅ　／　（ＲＬ　十ｒｏ　）　）　　・Ｖ
＋均■。・ｒ、　　　　　　・・・（２）となるヵ 発明が解決しようとする問題点 このように、従来のアナログスイッチ１ＩＢ８では、ア
ナログスイッチが導通し、それｂこ負荷電流が流れると
、負荷電流りこよる電・圧降下がアナログスイッチにお
いて発生し、これが処理信号の歪率を悪化させたり、ザ
ンブルホールド回銘ではサンプルホールド電圧りこ誤差
を増大さセたすする原因番こなってい４．。In this analog switch circuit, when the terminal 24' goes low (L) level and the transistor 22 becomes conductive, an equivalent circuit as shown in FIG. 7(B) is obtained. That is, on the right side of this equivalent circuit, resistor 28 is connected to transistor 2.
．． 2 conduction resistance. The value of this conduction resistance 28 is rO5
The input voltage applied to the non-inverting/inverting input terminal (+) of the amplifier 4 is v9, the resistance value of the load 6 is RL, and the output current flowing through this load 6 is ■. Then, the voltage V0 generated in the load 6 is Vo -V+ ・RL / (R,L-hro)
...(11), and the error voltage ΔV generated between the umisota and the collector of the transistor 22 due to the switching of the transistor 22 is: ΔV= (re / (RL +ro)) ・V
+Uniform ■.・r, ...(2) Problems to be Solved by the Invention As described above, in the conventional analog switch 1IB8, when the analog switch is conductive and the load current flows through it, the load current Riko 4. Voltage drops occur in analog switches, which worsens the distortion rate of the processed signal and increases the sample-and-hold voltage error in the sample hold mode. .

従来、アナログスイッチとしては、ＭＯ３トランジスタ
やバイポーラトランジスタ（ＮＰＮ、ＰＮＰ５を用いる
方法があるが、これらのトランジスタにおける導通抵抗
は、−ａ約６こ不均一性（ばらつき〉が大きく、流れる
電流の大きさ、電流の方向によってその抵抗値が変わる
ため〜導通抵抗の絶対値を使用条件において、無視でき
る程度に小さくする或・要がある。Conventionally, there are methods using MO3 transistors and bipolar transistors (NPN, PNP5) as analog switches, but the conduction resistance of these transistors has large non-uniformity (variation) of about -a, and the magnitude of the flowing current is large. Since the resistance value changes depending on the direction of the current, it is necessary to make the absolute value of the conduction resistance so small that it can be ignored under the usage conditions.

通常、スイッチング素子の導通抵抗は、半導体集積回路
のスイッチング素子の大きさ（面積）に比例するので、
導通抵抗を小さくすることは素子面積を大きくすること
になり、高価番こなる。Normally, the conduction resistance of a switching element is proportional to the size (area) of the switching element of a semiconductor integrated circuit, so
Reducing the conduction resistance increases the element area, which results in higher costs.

そこで、この発明はアナログスイッチの４通抵抗による
電圧降下の影響を抑制しようとするものである。Therefore, the present invention attempts to suppress the influence of voltage drop due to the four-way resistance of the analog switch.

問題点を解決するための手段 この発明は、増幅器の出力側に第１のアナログスイッチ
を設置するとともに、この第１のアナログスイッチの端
子間に、抵抗を介して第２のアナログスイッチを並列に
接続し、この第２のアナログスイッチと前記抵抗との接
続点から前記増幅器に帰還を与えるようにしたものであ
る。Means for Solving the Problems This invention installs a first analog switch on the output side of an amplifier, and connects a second analog switch in parallel between the terminals of the first analog switch via a resistor. A connection point between the second analog switch and the resistor provides feedback to the amplifier.

作用 第１および第２のアナログスイッチを同時に導通させ、
両者の導通抵抗を並列化することにより、等測的な導通
抵抗を低減させる。Activating the first and second analog switches simultaneously;
By parallelizing both conduction resistances, the isometric conduction resistance is reduced.

各アナログスイッチが導通したときは、第２のアナログ
スイッチより第１のアナログスイッチを通過した信号を
検出して増幅器に帰還する。When each analog switch becomes conductive, the second analog switch detects the signal that has passed through the first analog switch and feeds it back to the amplifier.

また、各スイッチが非導通のときは、第１のアナログス
イッチの通過前の信号を抵抗を介して増幅器に帰還する
。Furthermore, when each switch is non-conductive, the signal before passing through the first analog switch is fed back to the amplifier via the resistor.

実施例 以下、この発明を図面に示した実施例を参照して詳細に
説明する。Embodiments Hereinafter, the present invention will be explained in detail with reference to embodiments shown in the drawings.

第１図はこの発明のアナログスイッチ回路の実施例を示
している。FIG. 1 shows an embodiment of the analog switch circuit of the present invention.

第１図において、バッファ増幅器３０の出力部と負荷３
２との間には、第１のアナログスイッチ３４ａが設置さ
れ、このアナログスイッチ３４ａの端子間には抵抗３６
を介して第２のアナログスイッチ３４ｂが並列に接続さ
れているとともに、抵抗３６と第２のアナログスイッチ
３４ｂの接続点に発生ずる増幅器３０の出力は、バッフ
ァ増幅器３０の反転入力端子（−）に帰還されるように
なっている。In FIG. 1, the output section of the buffer amplifier 30 and the load 3
2, a first analog switch 34a is installed between the terminals of the analog switch 34a, and a resistor 36 is connected between the terminals of the analog switch 34a.
The second analog switch 34b is connected in parallel through the resistor 36 and the second analog switch 34b, and the output of the amplifier 30 generated at the connection point between the resistor 36 and the second analog switch 34b is connected to the inverting input terminal (-) of the buffer amplifier 30. They are set to return.

このような構成において、その動作を第２図を参照して
説明する。The operation of such a configuration will be explained with reference to FIG.

増幅器３０の非反転入力端子（＋）には信号３３が加え
られ、第１および第２のアナログスイッチ３５ａ、３５
ｂは、制御パルス３７によって開閉が制御され、３９は
アナログスイッチ３５ａ、３５ｂを介して得られる出力
信号である。A signal 33 is applied to the non-inverting input terminal (+) of the amplifier 30, and the first and second analog switches 35a, 35
Opening/closing b is controlled by a control pulse 37, and 39 is an output signal obtained via analog switches 35a and 35b.

第１および第２のアナログスイッチ３４ａ、３４ｂが非
導通のときは、第２図の（Ａ）に示すように、バッファ
増幅器３０の出力は、抵抗３６を介してその反転入力端
子（−）に帰還され、負荷３２への供給は遮断される。When the first and second analog switches 34a and 34b are non-conductive, the output of the buffer amplifier 30 is connected to its inverting input terminal (-) via the resistor 36, as shown in FIG. 2(A). It is fed back and the supply to the load 32 is cut off.

また、第１および第２のアナログスイッチ３４ａ、３４
ｂが導通したときは、第２図の（Ｂ）に示すように、バ
ッファ増幅器３０の出力は負荷３２に供給されるととも
に、その反転入力端子（＝）に帰還され、第１および第
２のアナログスイッチ３４ａ、３４ｂにおける導通抵抗
は、その並列化によって単一のアナログスイッチを設置
した場合に比較し、はとんど無視できる程度に低減させ
ることができる。In addition, the first and second analog switches 34a, 34
When b becomes conductive, the output of the buffer amplifier 30 is supplied to the load 32 and fed back to its inverting input terminal (=), as shown in FIG. By paralleling the analog switches 34a and 34b, the conduction resistance can be reduced to a negligible level compared to the case where a single analog switch is installed.

第３図はこの発明のアナログスイッチ回路の具体的な回
路構成例を示し、第２図に示す実施例と同一部分には同
一符号を付しである。FIG. 3 shows a specific example of the circuit configuration of the analog switch circuit of the present invention, and the same parts as in the embodiment shown in FIG. 2 are given the same reference numerals.

第３図の（Ａ）において、トランジスタ３５ａ。In FIG. 3(A), the transistor 35a.

３５ｂは第１および第２のアナログスイッチ３４ａ、３
４ｂを構成し、各トランジスタ３５ａ、３５ｂのベース
には、共通の制御信号３７が加えられる。35b is the first and second analog switch 34a, 3
A common control signal 37 is applied to the base of each transistor 35a, 35b.

第３図の（Ｂ）は、トランジスタ３５ａ、３５ｂが共に
導通状態にあるときの等価回路を示している。FIG. 3B shows an equivalent circuit when both transistors 35a and 35b are in a conductive state.

この等価回路において、バッファ増幅器３０の非反転入
力端子（＋）の入力電圧をＶｌ、トランジスタ３５ａ、
３５ｂの導通抵抗をｒｌ　、ｒＺ、抵抗３６の抵抗値を
Ｒ１、導通抵抗ｒ、を流れる電流を■１、導通抵抗ｒ２
を流れる電流を１２、負荷３２を流れる負荷電流をＩｏ
　（＝Ｉ＋　＋Ｉ２）とすると、電流１ｔ、Ｉｚは、 １ｌ−（Ｒ＋　＋ｒ、）　　・Ｉｏ　／（（Ｒ＋　十ｒ
ｚ　）　＋　ｒｌ　）　　・・・（３１１ｚ　＝ｒ１　
　’　ｔｏ　／　（（Ｒ＋　＋ｊ２）＋ｒ＋　）・・・
（４） となり、帰還点ｆの電圧は、入力電圧ｖ１と等しくなる
。この場合、負荷３２に発生する出力電圧■。は、 ｖｏ　＝■１−１２　・　「２　　　　　　・　・　・
（５）となり、また、Ｓ通抵抗ｒ２に生じる誤差電圧Δ
Ｖは、 ΔＶ＝Ｉ２　・ｒ２＝ｒ、・ｒ２　・Ｉ。In this equivalent circuit, the input voltage of the non-inverting input terminal (+) of the buffer amplifier 30 is Vl, the transistor 35a,
The conduction resistance of the resistor 35b is rl, rZ, the resistance value of the resistor 36 is R1, the current flowing through the conduction resistance r is ■1, the conduction resistance r2
The current flowing through the load 32 is 12, and the load current flowing through the load 32 is Io.
(=I+ +I2), the current 1t, Iz is 1l-(R+ +r,) ・Io/((R+ 1r
z ) + rl ) ...(311z = r1
'to / ((R+ +j2)+r+)...
(4) The voltage at the feedback point f becomes equal to the input voltage v1. In this case, the output voltage generated at the load 32 is ■. , vo = ■1-12 ・ ``2 ・ ・ ・
(5), and the error voltage Δ generated in the S resistance r2
V is ΔV=I2 ・r2=r, ・r2 ・I.

／　（（Ｒ＋　＋ｒｚ　）＋−ｒ、） ・・・（６） となる。すなわち、Ｒ１）１１％　ｒ２とすることによ
り、ΔＶは極めて小さくできることが分る。/ ((R+ +rz)+-r,) (6). That is, it can be seen that by setting R1) to 11% r2, ΔV can be made extremely small.

したがって、各アナログスイッチ３４ａ、３４ｂの電流
能力が使用条件を満たせば、その導通抵抗が極端に低い
トランジスタを用いなくても、精度の高いスイッチング
機能を持たせることができる。Therefore, if the current capacity of each analog switch 34a, 34b satisfies the usage conditions, a highly accurate switching function can be provided without using a transistor whose conduction resistance is extremely low.

第４図はこの発明をサンプルホールド回路に用いた場合
を示し、第３図に示す実施例と同一部分には同一符号を
付しである。FIG. 4 shows a case where the present invention is applied to a sample and hold circuit, and the same parts as in the embodiment shown in FIG. 3 are given the same reference numerals.

バッファ増幅器３０の出力は、トランジスタ３８ａ、３
８ｂのベースに加えられ、トランジスタ３８ａとトラン
ジスタ３５ａは、エミッタを共通にして直列に接続され
、また、トランジスタ３８ｂとトランジスタ３５ｂは、
エミッタ間に抵抗３６を介して直列に接続されている。The output of buffer amplifier 30 is connected to transistors 38a, 3
The transistor 38a and the transistor 35a are connected in series with their emitters in common, and the transistor 38b and the transistor 35b are connected to the base of the transistor 8b.
The emitters are connected in series via a resistor 36.

トランジスタ３５ｂのベースには抵抗４０が接続されて
いるとともに、各トランジスタ３５ａ１３５ｂには、端
子４２からサンプリングパルス４４が加えられる。A resistor 40 is connected to the base of the transistor 35b, and a sampling pulse 44 is applied from a terminal 42 to each transistor 35a135b.

また、各トランジスタ３５ａ、３５ｂのコレクタには、
サンプルホールド用コンデンサ４６が接続されていると
ともに、ホールド出力を取り出すための出力端子４８が
形成されている。In addition, the collectors of each transistor 35a, 35b have
A sample and hold capacitor 46 is connected thereto, and an output terminal 48 for taking out a hold output is formed.

このような構成によれば、増幅器３０の非反転入力端子
（＋）に入力電圧４３が加えられ、入力端子４２に加え
られたサンプリングパルス４４によって、トランジスタ
３５ａ、３５ｂが同時に導通すると、バッファ増幅器３
０の出力がトランジスタ３８ａ、３８ｂからトランジス
タ３５ａ、３５ｂに流れ、この出力電流がコンデンサ４
６の充電電流となり、サンプリングパルス４４に応じて
コンデンサ４６の充電電圧が更新される。According to such a configuration, when the input voltage 43 is applied to the non-inverting input terminal (+) of the amplifier 30 and the transistors 35a and 35b are simultaneously turned on by the sampling pulse 44 applied to the input terminal 42, the buffer amplifier 3
The output of 0 flows from the transistors 38a and 38b to the transistors 35a and 35b, and this output current flows to the capacitor 4.
6, and the charging voltage of the capacitor 46 is updated in accordance with the sampling pulse 44.

そのコンデンサ４６の充電電圧はサンプルホールド電圧
として出力端子４８から取り出される。The charging voltage of the capacitor 46 is taken out from the output terminal 48 as a sample and hold voltage.

この場合、第３図の（Ａ）、（、Ｂ）で示したように、
そのサンプルホールド電圧は極めて誤差が少ない精度の
高いものとして取り出すことができる。In this case, as shown in (A) and (,B) in Figure 3,
The sample and hold voltage can be extracted with high precision and very little error.

特に、実施例の回路構成からも明らかなように、従来の
アナログスイッチに対して同様のアナログスイッチを並
列に接続したものであり、特別な回路を付加していない
ため、半導体集積回路で安価に提供することができる。In particular, as is clear from the circuit configuration of the example, a similar analog switch is connected in parallel to a conventional analog switch, and no special circuit is added, making it possible to use semiconductor integrated circuits at low cost. can be provided.

なお、実施例では信号の切換えやサンプルホールド回路
を例に取って説明したが、この発明のアナログスイッチ
回路は、この種の回路以外の信号処理にも用いることが
できる。Although the embodiments have been described using signal switching and sample-hold circuits as examples, the analog switch circuit of the present invention can also be used for signal processing other than this type of circuit.

発明の詳細 な説明したように、この発明によれば、アナログスイッ
チの導通抵抗による電圧降下の影響を極めて小さく抑え
ることができ、従来のように、精度を向上させるために
導通抵抗を必要以上に小さく抑えるためのコストアンプ
を防止することができる。As described in detail, according to the present invention, the influence of voltage drop due to the conduction resistance of an analog switch can be suppressed to an extremely small level, and unlike the conventional method, the conduction resistance can be increased more than necessary in order to improve accuracy. It is possible to prevent cost amplifiers to keep them small.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこ・の発明のアナログスイッチ回路の実施例を
示す回路図、第２図はその等価回路を示す回路図、第３
図はこの発明のアナログスイッチ回路の具体的な構成例
を示す回路図、第４図はこの発明のアナログスイッチ回
路の応用例を示す回路図、第５図および第６図は従来の
アナログスイッチ回路を示す１回路図、第７図は第５図
に示す回路の等価回路を示す回路図である。 ３４ａ・・・第１のアナログスイッチ、３４ｂ・・・第
２のアナログスイッチ、３５ａ、３５ｂ・・・トランジ
スタ。 第−図 第２図 （Ａ）　　　　　　（Ｂ） 第３図 （Ａ） 第４図 Ｈ ４１１」＝Ｌ 第５図 第６図 １−ゴ１Fig. 1 is a circuit diagram showing an embodiment of the analog switch circuit of this invention, Fig. 2 is a circuit diagram showing its equivalent circuit, and Fig. 3 is a circuit diagram showing an example of the analog switch circuit of this invention.
The figure is a circuit diagram showing a specific example of the configuration of the analog switch circuit of the present invention, Figure 4 is a circuit diagram showing an application example of the analog switch circuit of the present invention, and Figures 5 and 6 are conventional analog switch circuits. FIG. 7 is a circuit diagram showing an equivalent circuit of the circuit shown in FIG. 34a...first analog switch, 34b...second analog switch, 35a, 35b...transistor. Figure - Figure 2 (A) (B) Figure 3 (A) Figure 4 H 411''=L Figure 5 Figure 6 1-Go1

Claims (1)

【特許請求の範囲】[Claims] 増幅器の出力側と負荷との間に設置した第１のアナログ
スイッチの端子間に、抵抗を介して第２のアナログスイ
ッチを並列に接続し、この第２のアナログスイッチと前
記抵抗との接続点に発生する出力を前記増幅器に帰還し
たアナログスイッチ回路。A second analog switch is connected in parallel through a resistor between the terminals of a first analog switch installed between the output side of the amplifier and the load, and a connection point between the second analog switch and the resistor is connected. An analog switch circuit that feeds back the output generated by the amplifier to the amplifier.