JPS6134603A - Digital controller - Google Patents

Abstract

PURPOSE:To constitute the titled controller so that the number of input points is not limited by a physical condition of the controller, and also to execute easily ab increase of the number of input points by inputting plural digital signals as one analog signal to the controller. CONSTITUTION:In accordance with a set state of (n) pieces of switches D1-Dn, a D/A converter 1 outputs an analog input signal Vi to a controller 2. That is to say, in accordance with the set state of the switches D1-Dn, the analog input signal Vi is determined clearly. In the controller 2, this input analog input signal Vi is received by an analog inputting circuit 3, converted to a digital signal by an A/D converter 4, stored in a register 5, stored in a memory 9, and restored to the set state of the switches D1-Dn by referring to the contents of the memory 9 or the contents of the register 5 in a CPU 6. Therefore, the set state of many switches can be inputted without being subjected to a physical restriction.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はディジタル式コントローラに関するものであり
、更に詳しくは一つのアナログ信号によって複数の入力
信号をディジタル式コントローラに入力することが可能
なディジタル式コントローラに関する。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a digital controller, and more particularly to a digital controller that can input a plurality of input signals to the digital controller using one analog signal. Regarding.

〔発明の背景〕[Background of the invention]

近年、マイクロコンピュータに代表されるディジタル回
路素子の小型化（ＬＳＩ、超ＬＳＩ、超超ＬＳＩ等）に
伴ない、ディジタル式コントローラ（以下、単にコント
ローラと略称する）は益々小型化、高性能化、大容量化
していく傾向にある。In recent years, with the miniaturization of digital circuit elements typified by microcomputers (LSI, VLSI, VLSI, etc.), digital controllers (hereinafter simply referred to as "controllers") have become increasingly smaller, more sophisticated, and more sophisticated. There is a trend toward larger capacity.

従来のコントローラの入出力点数は主にその内部回路（
マイクロコンピュータ、メモリ回路ｅｔｃ、）の性能に
より制限されていたが、上記のごとく、近年の内部回路
の小型化、高性能化、大写量化により、その入出力点数
は主に外部接続端子スペースなどの物理的な制約により
制限される傾向にある。The number of input/output points of a conventional controller is mainly determined by its internal circuit (
The number of input/output points has been limited by the performance of microcomputers, memory circuits, etc., but as mentioned above, due to the miniaturization, higher performance, and larger size of internal circuits in recent years, the number of input/output points has been limited mainly by the space for external connection terminals, etc. They tend to be limited by physical constraints.

このため、入力信号点数の不足により、コントローラ自
身の処理能力としては十分ありながら、コントローラの
使用可能な範囲が制限されたり、人力信号の増加による
機能強化が行なえないという問題点があった。特に処理
性能としては充分ありながら、入力信号点数の不足のた
めにより大型のコントローラを選ばざるを得ないために
、コストアップにつながるという問題点があった。Therefore, due to the insufficient number of input signal points, although the controller itself has sufficient processing capacity, the range in which the controller can be used is limited, and functions cannot be enhanced by increasing the number of human input signals. In particular, although the processing performance is sufficient, a larger controller has to be chosen due to the lack of input signal points, leading to an increase in costs.

例えば、一般にワンループコントローラ用として供され
ている小型コントローラでは、ディジタル信号で２〜９
点、アナログ信号で４〜７点の入力信号しか受は付けら
れず、もしディジタル信号入力が１０点必要な制御対象
であれば、この安価なワンループコントローラは使用で
きず、より高価格で大型のコントローラを使用せざるを
得ない。For example, in a small controller that is generally used as a one-loop controller, a digital signal of 2 to 9
If the object to be controlled requires 10 digital signal inputs, this inexpensive one-loop controller cannot be used; instead, a more expensive and larger one-loop controller can be used. I have no choice but to use a controller.

第１図は、従来のコントローラの一例を示すブロック図
である。図示する様に、コントローラ２は、アナログ入
力回路３と、Ａ／Ｄ変換器４と、レジスタ５と、ＣＰＵ
６と、ディジタル入力回路７と、レジスタ８と、メモリ
９から構成されている。そして、コントローラ２のアナ
ログ入力回路３には、可変電源Ｅｖの出力がアナログ信
号として入力され、ディジタル入力回路７には、スイッ
チＤ１〜ｌ）ｎによって設定されるディジタル入力信号
が入力されている。この様なコントローラ２において、
ディジタル入力信号及びアナログ入力信号の入力点数の
増加が必要な場合、入力端子（図示せず）やアナログ入
力回路３やディジタル入力回路７の増設が必要となる。FIG. 1 is a block diagram showing an example of a conventional controller. As shown in the figure, the controller 2 includes an analog input circuit 3, an A/D converter 4, a register 5, and a CPU.
6, a digital input circuit 7, a register 8, and a memory 9. The output of the variable power source Ev is input as an analog signal to the analog input circuit 3 of the controller 2, and the digital input signal set by the switches D1 to l)n is input to the digital input circuit 7. In such a controller 2,
If it is necessary to increase the number of input points for digital input signals and analog input signals, it is necessary to add input terminals (not shown), the analog input circuit 3, and the digital input circuit 7.

しかし、物理的条件などにより、入力端子数が制限され
たり、アナログ入力回路３及びディジタル入力回路の増
設が困難な場合には、コントローラ２のＣＰＵ６等は十
分な処理能力を持ちながら、入力点数の増加は不可能に
なる。However, if the number of input terminals is limited due to physical conditions or if it is difficult to expand the analog input circuit 3 and digital input circuit, the CPU 6 etc. of the controller 2 may have sufficient processing capacity, but the number of input points may be limited. Increase becomes impossible.

〔発明の目的〕[Purpose of the invention]

本発明は、上記した従来技術の問題点に鑑みなされたも
ので、入力点数がコントローラの物理的条件によって制
限されず、かつ入力点数の増加を容易に行なうことが可
能なディジタル式コントローラを提供することを目的と
している。The present invention has been made in view of the problems of the prior art described above, and provides a digital controller in which the number of input points is not limited by the physical conditions of the controller and in which the number of input points can be easily increased. The purpose is to

〔発明の概要〕[Summary of the invention]

本発明のディジタル式コントローラは、スイッチング機
能を有する複数の素子のオン・オフ状態に応じて、制御
信号を発生するディジタル式コントローラであって、上
記複数の素子のオフｅオフ状態に応じて値が一義的に定
まるアナログ信号を発生する第１の手段と、上記アナロ
グ信号から複数の素子のオン・オフ状態を復元する第２
の手段を備え、第２の手段によって復元された複数の素
子のオン・オフ状態に基づいて制御信号を出力すること
を特徴としている。The digital controller of the present invention is a digital controller that generates a control signal according to the on/off state of a plurality of elements having a switching function, and whose value changes according to the off/off state of the plurality of elements. a first means for generating a uniquely defined analog signal; and a second means for restoring the on/off states of a plurality of elements from the analog signal.
The device is characterized in that it outputs a control signal based on the on/off states of the plurality of elements restored by the second means.

〔発明の実施例〕[Embodiments of the invention]

以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。Hereinafter, the present invention will be explained in more detail with reference to embodiments shown in the accompanying drawings.

第２図は、本発明の第１の実施例を示すブロック図であ
る。同図において、第１図に示す従来のコントローラと
同一部分には、同一符号を付している。FIG. 2 is a block diagram showing a first embodiment of the present invention. In this figure, the same parts as those of the conventional controller shown in FIG. 1 are given the same reference numerals.

この第１の実施例は、ｎ個のスイッチＤ１〜Ｄｎの設定
状態に応じて、Ｄ／Ａ変換器１がアナログ入力信号Ｖｉ
をコントローラ２に出力するものである。即ち、スイッ
チＤ１〜ｌ）ｎの設定状態に応じてアナログ入力信号ｖ
１は一義的に定まる。In this first embodiment, the D/A converter 1 outputs the analog input signal Vi according to the setting states of the n switches D1 to Dn.
is output to the controller 2. That is, the analog input signal v
1 is uniquely determined.

コントローラ２では、この入力アナログ入力信号Ｖｉを
アナログ入力回路３で受け、Ａ／Ｄ変換器４でディジタ
ル信号に変換し、レジスタ５に格納し、メモリ９に記憶
して、ＣＰＵ６内でメモリ９の内容又はレジスタ５の内
容を参照して、スイッチＤ１〜ｌ）ｎの設定状態を復元
する。In the controller 2, this input analog input signal Vi is received by the analog input circuit 3, converted to a digital signal by the A/D converter 4, stored in the register 5, memorized in the memory 9, and stored in the memory 9 in the CPU 6. The setting states of the switches D1 to l)n are restored by referring to the contents or the contents of the register 5.

次にＤ／Ａ変換器１について詳細に説明する。Next, the D/A converter 1 will be explained in detail.

Ｄ／Ａ変換器１は、定電流源Ｓと、スイッチＤ１〜Ｄｎ
に各々対応する抵抗孔１〜ｌ’（、ｎと、バイアス電圧
発生用の抵抗ＲＯから構成されている。各抵抗Ｒ１〜１
１．ｎ、ＲＯは、定電流源Ｓに対して直列に接続されて
いる。スイッチＤ１〜Ｄｎがオンされることにより、各
スイッチＤ１〜Ｄｎに対応する抵抗Ｒ１〜Ｒｎが短絡さ
れ、直列に接続した抵抗Ｒ１〜Ｒｎ、ＲＯの両端の電圧
であるアナログ入力信号Ｖｉを変化させる。The D/A converter 1 includes a constant current source S and switches D1 to Dn.
It consists of resistor holes 1 to l' (, n) corresponding to the resistor holes 1 to l' (, n, respectively) and a resistor RO for generating a bias voltage.
1. n, RO are connected in series to the constant current source S. When the switches D1 to Dn are turned on, the resistors R1 to Rn corresponding to each switch D1 to Dn are short-circuited, and the analog input signal Vi, which is the voltage across the resistors R1 to Rn and RO connected in series, is changed. .

各スイッチＤ１〜Ｉ）ｎのとり得るオン・オフパターン
数ｍは、ｍ＝２″個であり、抵抗Ｒ１〜Ｒｎ、ＲＯの両
端の電圧Ｖｉもこのオン・オフパターンに応じて一義的
に定まる様に、抵抗Ｒ１〜Ｒｎの組み合せになっている
。The number m of possible on/off patterns for each switch D1 to I)n is m=2'', and the voltage Vi across the resistors R1 to Rn and RO is also uniquely determined according to this on/off pattern. Similarly, the resistors R1 to Rn are combined.

即ち、アナログ入力信号ｖ１は、オームの法則から、 ■ｉ＝　Ｘ　　（ａ３几ｊ＋Ｒｏ　）　−Ｉ　　・・・
−・−・・−（１）但し、ｊ＝１．２．・・・ｎ、　　
Ｉ＝電流値と表わされる。但し、係数ａｊはスイッチＤ
ｊのオン・オフに対応して′０”、“１”となるもので
あり、これによって、アナログ入力信号ｖ１はスイッチ
Ｄ１〜ｌ）ｎのオン・オフパターンにより一義的に定ま
ることがわかる。That is, from Ohm's law, the analog input signal v1 is: ■i=X (a3几j+Ro) -I...
−・−・・−(1) However, j=1.2. ...n,
It is expressed as I=current value. However, the coefficient aj is the switch D
It becomes '0' and '1' corresponding to the on/off of the switches D1 to D1), and it can be seen that the analog input signal v1 is uniquely determined by the on/off pattern of the switches D1 to l)n.

次に、コントローラ２に入力されたアナログ入力信号Ｖ
１から、スイッチＤ１〜Ｄｎのオン・オフパターンを復
元するアルゴリズムについて、第３図を用いて説明する
。Next, the analog input signal V input to the controller 2
1, an algorithm for restoring the on/off patterns of the switches D1 to Dn will be explained with reference to FIG.

第３図はＡ／Ｄ復元アルゴリズムも示すフローチャート
である。一般に、Ｄ／Ａ変換器１から出力されるアナロ
グ入力信号Ｖｉは、レジスタ５に入力されるまでにＤ／
Ａ変換器１内、アナログ入力回路３．Ａ／Ｄ変換器４な
どで伝送中に１．誤差を発生する。そのため、アナログ
入力信号ＶＩが設計されたパターン電圧ｖｉ（式（１）
から求められる理想的な値）に対して、誤差８１以内の
値でろれば、当該パターン電圧ｖ量に対応するパターン
Ｐ！を選択するものとしている。そして、アナログ入力
信号Ｖｉがあらかじめ設定されたどのパターン電圧ｖｉ
とも一致しない場合には、アナログ入力信号■１を異常
と判定している。対応するパターンＰｉを選択したあと
は各パターンに応じた各々のスイッチＤ１〜ｌ）ｎの設
定状態を復元する。FIG. 3 is a flowchart also showing the A/D restoration algorithm. Generally, the analog input signal Vi output from the D/A converter 1 is
Inside the A converter 1, analog input circuit 3. 1. During transmission using A/D converter 4, etc. Generates an error. Therefore, the analog input signal VI is the designed pattern voltage vi (Equation (1)
If the value is within an error of 81 with respect to the ideal value obtained from ), the pattern P! corresponding to the pattern voltage v amount is determined. are to be selected. Then, to which pattern voltage vi is the analog input signal Vi set in advance?
If they do not match, the analog input signal (1) is determined to be abnormal. After selecting the corresponding pattern Pi, the setting state of each switch D1-l)n corresponding to each pattern is restored.

表１にディジタル信号を３点入力した場合における、各
パターンＰｉの状態例を示す。但し、Ｒ１＝１００Ω Ｒ２＝２００Ω Ｒ３＝４００Ω ＲＯ＝２００Ω Ｉ　　＝５ｍＡ とする。Table 1 shows an example of the state of each pattern Pi when three digital signals are input. However, R1=100Ω, R2=200Ω, R3=400Ω, RO=200Ω, and I=5mA.

ディジタル信号が３点ある場合のパターン数ｍは、ｍ＝
２３：＝８通りである。いまスイッチＤ２のみがＯＮと
なった場合を考えると、抵抗Ｒ２が短絡し、設計されて
いるパターン電圧ｖｉは（１）式％式％） ［： となる。ここで、スイッチＤ２のみがＯＮしたときのパ
ターンＰｉをＰ３．パターン電圧ｖｉをｖ３とする（表
１参照）。ここで、パターン電圧ｖ２に対する許容誤差
６３が５−以下であるとした時に、アナログ入力信号Ｖ
が伝送途中の誤差のために本来Ｖ＝３．５［）でレジス
タ５へ入力するべきが仮にＶ＝３．４（、Ｖ）であった
とする。するとＡ／Ｄ復元アルゴリズムによる処理によ
り１Ｖ−ｖ３１＝１３．４−３．５１＝ｏ、ｉ≦ｇ３＝
ｏ、１７（Ｖ）を満足するため、Ｖ＝３．４（Ｖ）によ
りパターンＰ３を選択する。゛パターン電圧がディジタ
ル信号Ｄ２のみがＯＮしたときのパターンであることは
あらかじめコントローラ２内のＣＰＵ６に設定しておき
、これによりディジタル信号Ｄ１がＯＦＦ。When there are three digital signals, the number of patterns m is m=
23:=8 ways. Now, considering the case where only the switch D2 is turned on, the resistor R2 is short-circuited and the designed pattern voltage vi is expressed by the formula (1). Here, the pattern Pi when only the switch D2 is turned on is P3. Let the pattern voltage vi be v3 (see Table 1). Here, when the tolerance 63 for the pattern voltage v2 is 5- or less, the analog input signal V
Suppose that due to an error during transmission, V=3.5[) should have been input to the register 5, but V=3.4(,V). Then, through processing by the A/D restoration algorithm, 1V-v31=13.4-3.51=o, i≦g3=
o, 17 (V), pattern P3 is selected based on V=3.4 (V).゛It is set in advance in the CPU 6 in the controller 2 that the pattern voltage is a pattern when only the digital signal D2 is turned on, and thereby the digital signal D1 is turned off.

Ｄ２がＯＮ、Ｄ３がＯＦＦという各ディジタル信号を復
元する。Each digital signal in which D2 is ON and D3 is OFF is restored.

以上に記述した第１の実施例によれば、３つのスイッチ
ＤＩ、Ｄ２．Ｄ３の設定状態に応じて１つのアナログ入
力信号■ｉを形成し、これをコントローラ２に入力して
、スイッチＤＩ、Ｄ２゜Ｄ３の設定状態を復元する処理
が実行される。従って、スイッチＤ１〜Ｄ３のオン・オ
フ状態を直接コントローラ２に入力した場合と同様の機
能を有することは明白であり、かつ１つのアナログ入力
信号として取り込むため、物理的な制約を受けるととな
く多くのスイッチの設定状態を取り込むことが可能にな
る。According to the first embodiment described above, three switches DI, D2 . A process of forming one analog input signal i according to the setting state of D3, inputting it to the controller 2, and restoring the setting state of the switches DI, D2 and D3 is executed. Therefore, it is clear that the on/off states of switches D1 to D3 have the same function as inputting them directly to the controller 2, and since they are taken in as one analog input signal, there are no physical restrictions. It becomes possible to import the setting states of many switches.

さらにＤ／Ａ変換回路１、Ａ／Ｄ変換回路４および途中
の信号伝送路に異常が発生した場合は、アナログ入力信
号ｖｉの異常として検出可能であリ、データの信頼性を
確保できる効果がある。Furthermore, if an abnormality occurs in the D/A converter circuit 1, the A/D converter circuit 4, or the signal transmission path in the middle, it can be detected as an abnormality in the analog input signal vi, which has the effect of ensuring data reliability. be.

なお以上の一実施例ではバイアス電圧発生用の抵抗ＲＯ
を用いているが、なくてもよい。又、スイッチＤ１〜Ｄ
３として、通常のオン・オフスイッチを用いているが、
例えばリレー接点等の他の形式のスイッチでも同様の効
果が得られることは言うまでもない。Note that in the above embodiment, the resistor RO for generating bias voltage
is used, but it is not necessary. Also, switches D1 to D
3, a normal on/off switch is used,
It goes without saying that similar effects can be obtained with other types of switches, such as relay contacts.

第４図は本発明の第２の実施例を示すブロック図であり
、第２図に示す第１の実施例と同一部分には同一符号を
付してその説明を省略する。第１の実施例と異なる部分
は、Ｄ／Ａ変換器１がスイッチＤ１〜Ｄ３のオン・オフ
状態を一度中継用すレーＲＹＩ、ＲＹ２．ＲＹ３で受け
た後、アナログ入力信号Ｖｉを形成する構成を有してい
ることである。この構成をとることによって、スイッチ
Ｄ１〜］）ｎの接触不良等により、誤ったスイッチＤ１
〜ｌ）ｎの設定状態がコントローラ２に人力されるのを
防止することができる。FIG. 4 is a block diagram showing a second embodiment of the present invention, and the same parts as those in the first embodiment shown in FIG. 2 are given the same reference numerals and their explanations will be omitted. The difference from the first embodiment is that the D/A converter 1 once relays the on/off states of the switches D1 to D3 in the relays RYI, RY2 . After receiving the signal at RY3, it forms an analog input signal Vi. By adopting this configuration, incorrect switch D1 may be caused due to poor contact of switches D1 to ])n.
~l) It is possible to prevent the setting state of n from being manually input to the controller 2.

第５図は本発明の第３の実施例を示すブロック図であり
、コントローラ２は第１．第２の実施例と同様であるた
め図示を省略している。この第２の実施例は、Ｄ／Ａ変
換器１内に、定電流源Ｓ（第２図及び第５図参照）のか
わりに定電圧源Ｅを用いたもので、その作用、効果は第
１の実施例の場合と同様である。又、この第３の実施例
において、中継用リレーを介して抵抗Ｒ１〜Ｒｎを短絡
する構成にしても良い。FIG. 5 is a block diagram showing a third embodiment of the present invention, in which the controller 2 is connected to the first . Since it is the same as the second embodiment, illustration is omitted. This second embodiment uses a constant voltage source E in place of the constant current source S (see FIGS. 2 and 5) in the D/A converter 1, and its operation and effects are as follows. This is similar to the case of the first embodiment. Further, in this third embodiment, a configuration may be adopted in which the resistors R1 to Rn are short-circuited via a relay relay.

第６図は、本発明の第４の実施例を示すブロック図であ
り、第５図に示す第３の実施例と同様に定電圧源Ｅを用
い、かつ抵抗Ｒ１〜Ｒｎ、Ｒｏｔを並列接続としたもの
であり、アナログ入力信号Ｖ１を出力用抵抗ＲＯ！の両
端の電圧とし−Ｃいる。FIG. 6 is a block diagram showing a fourth embodiment of the present invention, in which a constant voltage source E is used as in the third embodiment shown in FIG. 5, and resistors R1 to Rn and Rot are connected in parallel. The analog input signal V1 is connected to the output resistor RO! Let the voltage across the terminal be -C.

この第４の実施例も、言うまでもなく前記第１〜第３の
実施例と同様の効果を有する。又、この第４の実施例に
おいて、中継用リレーを介して抵抗Ｒ１〜Ｒｎへの通電
をオン・オフする構成としても良い。Needless to say, this fourth embodiment also has the same effects as the first to third embodiments. In addition, in this fourth embodiment, a configuration may be adopted in which energization to the resistors R1 to Rn is turned on and off via relay relays.

第７図は、本発明の第５の実施例を示すブロック図であ
る。第１〜第４の実施例では、スイッチＤ１〜Ｉ）ｎの
オン・オフ状態に応じたアナログ人力信号ｖｉをＤ／Ａ
変換器１で発生させ、コントローラ２へ人力し、コント
ローラ２内で再び上記オン・オフ状態へ復元する手段と
して、アナログ値そのものに対応するディジタル信号の
各パターンＰｉを選択する方式を採用した。これに対し
、第７図に示す第５の実施例は、コントローラ２内のＡ
／Ｄ変換器４によってディジタル信号に復元した後、諸
復元されたディジタル信号をそのままレジスタ５に格納
して利用する様にしたものである。FIG. 7 is a block diagram showing a fifth embodiment of the present invention. In the first to fourth embodiments, the analog human input signal vi corresponding to the on/off state of the switches D1 to I)n is converted into a D/A
As a means for generating signals in the converter 1, manually inputting them to the controller 2, and restoring them to the above-mentioned on/off state within the controller 2, a method is adopted in which each pattern Pi of the digital signal corresponding to the analog value itself is selected. On the other hand, in the fifth embodiment shown in FIG.
After being restored to digital signals by the /D converter 4, the various restored digital signals are stored as they are in the register 5 for use.

第７図に示した第５の実施例は、コントローラ２が８ビ
ツトのマイクロコンピュータを用いる場合であり、Ｄ／
Ａ変換器１も８ビツトのディジタル信号ｄ１〜ｄ５をア
ナログ信号に変換するものである。いまＤ／Ａ変換器１
からＡ／Ｄ変換器４までの誤差が２ビツト以内である場
合について、本実施例の動作を説明する。Ｄ／Ａ変換器
１の１゜２．３ビツトの桁にはチェック信号として論理
値″′０”を入れておき、ディジタル入力信号ｄ１〜ｄ
５を４ピツトから８ビツトの桁にそれぞれ入力し、アナ
ログ信号に変換する。Ｄ／Ａ変換器１により変換された
アナログ信号はコントローラ２内のＡ／Ｄ変換器４によ
り、元のディジタル信号ｄ’ｌ〜ｄ′５に復元される。The fifth embodiment shown in FIG. 7 is a case where the controller 2 uses an 8-bit microcomputer, and the D/
The A converter 1 also converts 8-bit digital signals d1 to d5 into analog signals. Now D/A converter 1
The operation of this embodiment will be described in the case where the error from A/D converter 4 to A/D converter 4 is within 2 bits. A logic value "'0" is entered as a check signal in the 1°2.3 bit digit of the D/A converter 1, and the digital input signals d1 to d
5 is input into each of the 4-bit to 8-bit digits and converted into an analog signal. The analog signal converted by the D/A converter 1 is restored to the original digital signals d'l to d'5 by the A/D converter 4 in the controller 2.

Ｄ／Ａ変換器１からＡ／Ｄ変換器４への信号伝送、変換
に誤差が無ければＡ／Ｄ変換器４により復元されたディ
ジタル信号ｄ１′〜ｄ５’は元の信号と同一である。し
かし、誤差が生じた場合でも、その誤差が２ビツト分し
かない場合には、３ビツト目の桁の値が元の信号ＩＩ　
Ｏ１７と同じであることを確認することにより４ビツト
目の桁以上のディジタル信号ｄ′１〜ｄ　／　ｓは元の
ディジタル信号ｄ１〜ｄ５と同じであると考え、それぞ
れ、元のディジタル信号ｄ１〜ｄ５としてコントローラ
２内で使用される。If there is no error in signal transmission and conversion from the D/A converter 1 to the A/D converter 4, the digital signals d1' to d5' restored by the A/D converter 4 are the same as the original signals. However, even if an error occurs, if the error is only 2 bits, the value of the third bit is the original signal II.
By confirming that they are the same as O17, it is considered that the digital signals d'1 to d/s of the 4th bit and above are the same as the original digital signals d1 to d5, and the original digital signals d1 to d/s are respectively the same as the original digital signals d1 to d5. It is used within the controller 2 as d5.

第７図の実施例ではチェック信号として３ビツト使用し
たが、一般的にはＤ／Ａ変換器１及びコントローラ２の
精度に応じて適当なビット数を用いればよい。またチェ
ック信号はｕＯ″でも１′″でも良く、さらに“１”　
ａＯｕの適当な組み合わせでもよい。In the embodiment shown in FIG. 7, 3 bits are used as the check signal, but in general, an appropriate number of bits may be used depending on the accuracy of the D/A converter 1 and controller 2. In addition, the check signal may be uO'' or 1''', and furthermore, it may be “1”.
An appropriate combination of aOu may be used.

また第７図の実施例では８ビツトのＤ／Ａ変換器１．Ａ
／Ｄ変換器４を用いたが、言うまでもなく８ビツト以外
のものを用いてもよい。Further, in the embodiment shown in FIG. 7, an 8-bit D/A converter 1. A
Although the /D converter 4 is used, it goes without saying that a converter other than 8 bits may be used.

〔発明の効果〕〔Effect of the invention〕

以上の説明から明らかな様に、本発明によれば、複数の
ディジタル信号を１つのアナログ信号としてコントロー
ラへ入力するため、入力点数がコントローラの物理的条
件に制限されることがない。As is clear from the above description, according to the present invention, since a plurality of digital signals are input to the controller as one analog signal, the number of input points is not limited by the physical conditions of the controller.

従って、ディジタル信号数に制限があるコントローラの
ディジタル入力信号数を容易に増やしてコントローラの
機能を拡大できる効果がある。その際、本発明によれば
、ディジタル入力信号数が増えることによりコントロー
ラの規模を拡大する必要がなく、小型の高性能のコント
ローラを経済的かつ効率的に利用できる効果がある。Therefore, it is possible to easily increase the number of digital input signals of a controller which has a limited number of digital signals, thereby expanding the functions of the controller. In this case, according to the present invention, there is no need to increase the scale of the controller due to an increase in the number of digital input signals, and there is an effect that a small, high-performance controller can be used economically and efficiently.

また、コントローラ内で復元されるディジタル信号は、
入力されたアナログ入力信号の異常診断作用又は復元さ
れたディジタル信号の異常診断の作用により、信頼性の
ある信号として使用することができる。Additionally, the digital signal restored within the controller is
It can be used as a reliable signal due to the abnormality diagnosis function of the input analog input signal or the function of abnormality diagnosis of the restored digital signal.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のディジタル式コントローラの一例を示す
ブロック図、第２図は本発明の第１の実施例を示すブロ
ック図、第３図は第２図中のＣＰＵの動作を示すフロー
チャート、第４図は本発明の第２の実施例を示すブロッ
ク図、第５図は本発明の第３の実施例を示すブロック図
、第６図は本発明の第４の実施例を示すブロック図、笥
７図は本発明の第５の実施例を示すブロック図である。 １・・・Ｄ　／　Ａ変換器、２・・・コントローラ、３
・・・アナログ入力回路、４・・・Ａ／Ｄ変換器、５・
・・レジスタ、６−ＣＰＵ、９・・・メモリ、Ｒ１〜Ｒ
ｎ　ｒ　ＲＯ＊ＲＯｌ　＋几０２・・・抵抗、Ｓ・・・
定電流源、Ｅ・・・定電圧源、■ト・・アナログ人力信
号。FIG. 1 is a block diagram showing an example of a conventional digital controller, FIG. 2 is a block diagram showing a first embodiment of the present invention, FIG. 3 is a flowchart showing the operation of the CPU in FIG. 4 is a block diagram showing a second embodiment of the invention, FIG. 5 is a block diagram showing a third embodiment of the invention, and FIG. 6 is a block diagram showing a fourth embodiment of the invention. Figure 7 is a block diagram showing a fifth embodiment of the present invention. 1...D/A converter, 2...controller, 3
...Analog input circuit, 4...A/D converter, 5.
...Register, 6-CPU, 9...Memory, R1-R
n r RO*ROl + 几02...Resistance, S...
Constant current source, E...constant voltage source, ■G...analog human input signal.

Claims (11)

【特許請求の範囲】[Claims] １．スイツチング機能を有する複数の素子のオン・オフ
状態に応じて、制御信号を発生するデイジタル式コント
ローラにおいて、上記複数の素子のオン・オフ状態に応
じて値が一義的に定まるアナログ信号を発生する第１の
手段と、上記アナログ信号から複数の素子のオン・オフ
状態を復元する第２の手段を備え、第２の手段から出力
される復元された複数の素子のオン・オフ状態に基づい
て制御信号を出力することを特徴とするデイジタル式コ
ントローラ。1. In a digital controller that generates a control signal according to the on/off state of a plurality of elements having a switching function, a digital controller generates an analog signal whose value is uniquely determined according to the on/off state of the plurality of elements. and a second means for restoring the on/off states of the plurality of elements from the analog signal, and control based on the restored on/off states of the plurality of elements output from the second means. A digital controller characterized by outputting a signal. ２．前記第１の手段は、定電流源と前記素子数と等しい
数の抵抗の直列接続回路からなり、各素子の両端が対応
する各抵抗の両端にそれぞれ接続されていることを特徴
とする特許請求の範囲第１項記載のデイジタル式コント
ローラ。2. The first means comprises a series connection circuit of a constant current source and a number of resistors equal to the number of elements, and both ends of each element are connected to both ends of each corresponding resistor, respectively. The digital controller according to item 1. ３．前記第１の手段は、定電圧源と前記素子数と等しい
数の抵抗の直列接続回路からなり、各素子の両端が対応
する抵抗の両端に接続されていることを特徴とする特許
請求の範囲第１項記載のデイジタル式コントローラ。3. Claims characterized in that the first means consists of a series connection circuit of a constant voltage source and a number of resistors equal to the number of elements, and both ends of each element are connected to both ends of the corresponding resistor. The digital controller according to item 1. ４．前記第１の手段は、定電圧源と、前記素子数と等し
い数の抵抗の並列接続回路と、出力用抵抗との直列接続
回路とからなり、各素子が対応する上記抵抗と直列接続
されていることを特徴とする特許請求の範囲第１項記載
のデイジタル式コントローラ。4. The first means includes a constant voltage source, a parallel connection circuit of a number of resistors equal to the number of elements, and a series connection circuit of an output resistor, and each element is connected in series with the corresponding resistor. A digital controller according to claim 1, characterized in that: ５．前記第１の手段は、定電流源と前記素子数と等しい
数の抵抗の直列接続回路からなり、各素子の両端が対応
する各抵抗の両端にそれぞれ中継用リレーを介して接続
されていることを特徴とする特許請求の範囲第１項記載
のデイジタル式コントローラ。5. The first means comprises a series connection circuit of a constant current source and a number of resistors equal to the number of elements, and both ends of each element are connected to both ends of the corresponding resistor via a relay relay. A digital controller according to claim 1, characterized in that: ６．前記第１の手段は、定電圧源と前記素子数と等しい
数の抵抗の直列接続回路からなり、各素子の両端が対応
する抵抗の両端に中継用リレーを介して接続されている
ことを特徴とする特許請求の範囲第１項記載のデイジタ
ル式コントローラ。6. The first means is characterized in that it consists of a series connection circuit of a constant voltage source and a number of resistors equal to the number of elements, and both ends of each element are connected to both ends of the corresponding resistor via a relay relay. A digital controller according to claim 1. ７．前記第１の手段は、定電圧源と、前記素子数と等し
い数の抵抗の並列接続回路と、出力用抵抗との直列接続
回路とからなり、各素子が対応する上記抵抗と中継用リ
レーを介して直列接続されていることを特徴とする特許
請求の範囲第１項記載のデイジタル式コントローラ。7. The first means includes a constant voltage source, a parallel connection circuit of a number of resistors equal to the number of elements, and a series connection circuit of an output resistor, and each element connects the corresponding resistor and relay relay. 2. The digital controller according to claim 1, wherein the digital controller is connected in series through the digital controller. ８．前記第２の手段は、前記アナログ信号から複数の素
子のオン・オフの組み合せパターンを検知し、このオン
・オフの組み合せパターンから複数の素子のオン・オフ
状態を復元することを特徴とする特許請求の範囲第１項
記載のデイジタル式コントローラ。8. The second means detects an on/off combination pattern of a plurality of elements from the analog signal, and restores the on/off states of the plurality of elements from this on/off combination pattern. A digital controller according to claim 1. ９．前記第２の手段は、前記アナログ信号に基づいて複
数の素子のオン・オフ状態を示す複数ビツトのデイジタ
ル信号を出力するＡ／Ｄ変換器から構成されていること
を特徴とする特許請求の範囲第１項記載のデイジタル式
コントローラ。9. Claims characterized in that the second means comprises an A/D converter that outputs a multi-bit digital signal indicating on/off states of a plurality of elements based on the analog signal. The digital controller according to item 1. １０．前記第２の手段は、前記アナログ信号が複数の素
子のオン・オフ状態に対応する理論値から一定範囲以上
の誤差を含む場合、アナログ信号を異常と判定する手段
を有することを特徴とする特許請求の範囲第８項記載の
デイジタル式コントローラ。10. The second means includes means for determining the analog signal to be abnormal if the analog signal includes an error of a certain range or more from a theoretical value corresponding to the on/off state of a plurality of elements. A digital controller according to claim 8. １１．前記第１の手段は、複数の素子のオン・オフ状態
を示すデイジタル信号とチエツク用の複数ビツトを入力
として、複数の素子のオン・オフ状態に応じて一義的に
定まるアナログ信号を出力することを特徴とする特許請
求の範囲第１項記載のデイジタル式コントローラ。 １２前記第２の手段は、前記アナログ信号から復元した
デイジタル信号のチエツク用ビツトの内容から、復元し
たデイジタル信号の正常性を判定する手段を有すること
を特徴とする特許請求の範囲第１項記載のデイジタル式
コントローラ。11. The first means inputs a digital signal indicating the on/off state of a plurality of elements and a plurality of bits for checking, and outputs an analog signal uniquely determined according to the on/off state of the plurality of elements. A digital controller according to claim 1, characterized in that: 12. Claim 1, wherein the second means includes means for determining the normality of the restored digital signal from the contents of check bits of the digital signal restored from the analog signal. digital controller.