JPS6134603A - Digital controller - Google Patents
Digital controllerInfo
- Publication number
- JPS6134603A JPS6134603A JP15519884A JP15519884A JPS6134603A JP S6134603 A JPS6134603 A JP S6134603A JP 15519884 A JP15519884 A JP 15519884A JP 15519884 A JP15519884 A JP 15519884A JP S6134603 A JPS6134603 A JP S6134603A
- Authority
- JP
- Japan
- Prior art keywords
- elements
- digital controller
- digital
- signal
- controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Control By Computers (AREA)
- Programmable Controllers (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はディジタル式コントローラに関するものであり
、更に詳しくは一つのアナログ信号によって複数の入力
信号をディジタル式コントローラに入力することが可能
なディジタル式コントローラに関する。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a digital controller, and more particularly to a digital controller that can input a plurality of input signals to the digital controller using one analog signal. Regarding.
近年、マイクロコンピュータに代表されるディジタル回
路素子の小型化(LSI、超LSI、超超LSI等)に
伴ない、ディジタル式コントローラ(以下、単にコント
ローラと略称する)は益々小型化、高性能化、大容量化
していく傾向にある。In recent years, with the miniaturization of digital circuit elements typified by microcomputers (LSI, VLSI, VLSI, etc.), digital controllers (hereinafter simply referred to as "controllers") have become increasingly smaller, more sophisticated, and more sophisticated. There is a trend toward larger capacity.
従来のコントローラの入出力点数は主にその内部回路(
マイクロコンピュータ、メモリ回路etc、)の性能に
より制限されていたが、上記のごとく、近年の内部回路
の小型化、高性能化、大写量化により、その入出力点数
は主に外部接続端子スペースなどの物理的な制約により
制限される傾向にある。The number of input/output points of a conventional controller is mainly determined by its internal circuit (
The number of input/output points has been limited by the performance of microcomputers, memory circuits, etc., but as mentioned above, due to the miniaturization, higher performance, and larger size of internal circuits in recent years, the number of input/output points has been limited mainly by the space for external connection terminals, etc. They tend to be limited by physical constraints.
このため、入力信号点数の不足により、コントローラ自
身の処理能力としては十分ありながら、コントローラの
使用可能な範囲が制限されたり、人力信号の増加による
機能強化が行なえないという問題点があった。特に処理
性能としては充分ありながら、入力信号点数の不足のた
めにより大型のコントローラを選ばざるを得ないために
、コストアップにつながるという問題点があった。Therefore, due to the insufficient number of input signal points, although the controller itself has sufficient processing capacity, the range in which the controller can be used is limited, and functions cannot be enhanced by increasing the number of human input signals. In particular, although the processing performance is sufficient, a larger controller has to be chosen due to the lack of input signal points, leading to an increase in costs.
例えば、一般にワンループコントローラ用として供され
ている小型コントローラでは、ディジタル信号で2〜9
点、アナログ信号で4〜7点の入力信号しか受は付けら
れず、もしディジタル信号入力が10点必要な制御対象
であれば、この安価なワンループコントローラは使用で
きず、より高価格で大型のコントローラを使用せざるを
得ない。For example, in a small controller that is generally used as a one-loop controller, a digital signal of 2 to 9
If the object to be controlled requires 10 digital signal inputs, this inexpensive one-loop controller cannot be used; instead, a more expensive and larger one-loop controller can be used. I have no choice but to use a controller.
第1図は、従来のコントローラの一例を示すブロック図
である。図示する様に、コントローラ2は、アナログ入
力回路3と、A/D変換器4と、レジスタ5と、CPU
6と、ディジタル入力回路7と、レジスタ8と、メモリ
9から構成されている。そして、コントローラ2のアナ
ログ入力回路3には、可変電源Evの出力がアナログ信
号として入力され、ディジタル入力回路7には、スイッ
チD1〜l)nによって設定されるディジタル入力信号
が入力されている。この様なコントローラ2において、
ディジタル入力信号及びアナログ入力信号の入力点数の
増加が必要な場合、入力端子(図示せず)やアナログ入
力回路3やディジタル入力回路7の増設が必要となる。FIG. 1 is a block diagram showing an example of a conventional controller. As shown in the figure, the controller 2 includes an analog input circuit 3, an A/D converter 4, a register 5, and a CPU.
6, a digital input circuit 7, a register 8, and a memory 9. The output of the variable power source Ev is input as an analog signal to the analog input circuit 3 of the controller 2, and the digital input signal set by the switches D1 to l)n is input to the digital input circuit 7. In such a controller 2,
If it is necessary to increase the number of input points for digital input signals and analog input signals, it is necessary to add input terminals (not shown), the analog input circuit 3, and the digital input circuit 7.
しかし、物理的条件などにより、入力端子数が制限され
たり、アナログ入力回路3及びディジタル入力回路の増
設が困難な場合には、コントローラ2のCPU6等は十
分な処理能力を持ちながら、入力点数の増加は不可能に
なる。However, if the number of input terminals is limited due to physical conditions or if it is difficult to expand the analog input circuit 3 and digital input circuit, the CPU 6 etc. of the controller 2 may have sufficient processing capacity, but the number of input points may be limited. Increase becomes impossible.
本発明は、上記した従来技術の問題点に鑑みなされたも
ので、入力点数がコントローラの物理的条件によって制
限されず、かつ入力点数の増加を容易に行なうことが可
能なディジタル式コントローラを提供することを目的と
している。The present invention has been made in view of the problems of the prior art described above, and provides a digital controller in which the number of input points is not limited by the physical conditions of the controller and in which the number of input points can be easily increased. The purpose is to
本発明のディジタル式コントローラは、スイッチング機
能を有する複数の素子のオン・オフ状態に応じて、制御
信号を発生するディジタル式コントローラであって、上
記複数の素子のオフeオフ状態に応じて値が一義的に定
まるアナログ信号を発生する第1の手段と、上記アナロ
グ信号から複数の素子のオン・オフ状態を復元する第2
の手段を備え、第2の手段によって復元された複数の素
子のオン・オフ状態に基づいて制御信号を出力すること
を特徴としている。The digital controller of the present invention is a digital controller that generates a control signal according to the on/off state of a plurality of elements having a switching function, and whose value changes according to the off/off state of the plurality of elements. a first means for generating a uniquely defined analog signal; and a second means for restoring the on/off states of a plurality of elements from the analog signal.
The device is characterized in that it outputs a control signal based on the on/off states of the plurality of elements restored by the second means.
以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。Hereinafter, the present invention will be explained in more detail with reference to embodiments shown in the accompanying drawings.
第2図は、本発明の第1の実施例を示すブロック図であ
る。同図において、第1図に示す従来のコントローラと
同一部分には、同一符号を付している。FIG. 2 is a block diagram showing a first embodiment of the present invention. In this figure, the same parts as those of the conventional controller shown in FIG. 1 are given the same reference numerals.
この第1の実施例は、n個のスイッチD1〜Dnの設定
状態に応じて、D/A変換器1がアナログ入力信号Vi
をコントローラ2に出力するものである。即ち、スイッ
チD1〜l)nの設定状態に応じてアナログ入力信号v
1は一義的に定まる。In this first embodiment, the D/A converter 1 outputs the analog input signal Vi according to the setting states of the n switches D1 to Dn.
is output to the controller 2. That is, the analog input signal v
1 is uniquely determined.
コントローラ2では、この入力アナログ入力信号Viを
アナログ入力回路3で受け、A/D変換器4でディジタ
ル信号に変換し、レジスタ5に格納し、メモリ9に記憶
して、CPU6内でメモリ9の内容又はレジスタ5の内
容を参照して、スイッチD1〜l)nの設定状態を復元
する。In the controller 2, this input analog input signal Vi is received by the analog input circuit 3, converted to a digital signal by the A/D converter 4, stored in the register 5, memorized in the memory 9, and stored in the memory 9 in the CPU 6. The setting states of the switches D1 to l)n are restored by referring to the contents or the contents of the register 5.
次にD/A変換器1について詳細に説明する。Next, the D/A converter 1 will be explained in detail.
D/A変換器1は、定電流源Sと、スイッチD1〜Dn
に各々対応する抵抗孔1〜l’(、nと、バイアス電圧
発生用の抵抗ROから構成されている。各抵抗R1〜1
1.n、ROは、定電流源Sに対して直列に接続されて
いる。スイッチD1〜Dnがオンされることにより、各
スイッチD1〜Dnに対応する抵抗R1〜Rnが短絡さ
れ、直列に接続した抵抗R1〜Rn、ROの両端の電圧
であるアナログ入力信号Viを変化させる。The D/A converter 1 includes a constant current source S and switches D1 to Dn.
It consists of resistor holes 1 to l' (, n) corresponding to the resistor holes 1 to l' (, n, respectively) and a resistor RO for generating a bias voltage.
1. n, RO are connected in series to the constant current source S. When the switches D1 to Dn are turned on, the resistors R1 to Rn corresponding to each switch D1 to Dn are short-circuited, and the analog input signal Vi, which is the voltage across the resistors R1 to Rn and RO connected in series, is changed. .
各スイッチD1〜I)nのとり得るオン・オフパターン
数mは、m=2″個であり、抵抗R1〜Rn、ROの両
端の電圧Viもこのオン・オフパターンに応じて一義的
に定まる様に、抵抗R1〜Rnの組み合せになっている
。The number m of possible on/off patterns for each switch D1 to I)n is m=2'', and the voltage Vi across the resistors R1 to Rn and RO is also uniquely determined according to this on/off pattern. Similarly, the resistors R1 to Rn are combined.
即ち、アナログ入力信号v1は、オームの法則から、
■i= X (a3几j+Ro ) −I ・・・
−・−・・−(1)但し、j=1.2.・・・n、
I=電流値と表わされる。但し、係数ajはスイッチD
jのオン・オフに対応して′0”、“1”となるもので
あり、これによって、アナログ入力信号v1はスイッチ
D1〜l)nのオン・オフパターンにより一義的に定ま
ることがわかる。That is, from Ohm's law, the analog input signal v1 is: ■i=X (a3几j+Ro) -I...
−・−・・−(1) However, j=1.2. ...n,
It is expressed as I=current value. However, the coefficient aj is the switch D
It becomes '0' and '1' corresponding to the on/off of the switches D1 to D1), and it can be seen that the analog input signal v1 is uniquely determined by the on/off pattern of the switches D1 to l)n.
次に、コントローラ2に入力されたアナログ入力信号V
1から、スイッチD1〜Dnのオン・オフパターンを復
元するアルゴリズムについて、第3図を用いて説明する
。Next, the analog input signal V input to the controller 2
1, an algorithm for restoring the on/off patterns of the switches D1 to Dn will be explained with reference to FIG.
第3図はA/D復元アルゴリズムも示すフローチャート
である。一般に、D/A変換器1から出力されるアナロ
グ入力信号Viは、レジスタ5に入力されるまでにD/
A変換器1内、アナログ入力回路3.A/D変換器4な
どで伝送中に1.誤差を発生する。そのため、アナログ
入力信号VIが設計されたパターン電圧vi(式(1)
から求められる理想的な値)に対して、誤差81以内の
値でろれば、当該パターン電圧v量に対応するパターン
P!を選択するものとしている。そして、アナログ入力
信号Viがあらかじめ設定されたどのパターン電圧vi
とも一致しない場合には、アナログ入力信号■1を異常
と判定している。対応するパターンPiを選択したあと
は各パターンに応じた各々のスイッチD1〜l)nの設
定状態を復元する。FIG. 3 is a flowchart also showing the A/D restoration algorithm. Generally, the analog input signal Vi output from the D/A converter 1 is
Inside the A converter 1, analog input circuit 3. 1. During transmission using A/D converter 4, etc. Generates an error. Therefore, the analog input signal VI is the designed pattern voltage vi (Equation (1)
If the value is within an error of 81 with respect to the ideal value obtained from ), the pattern P! corresponding to the pattern voltage v amount is determined. are to be selected. Then, to which pattern voltage vi is the analog input signal Vi set in advance?
If they do not match, the analog input signal (1) is determined to be abnormal. After selecting the corresponding pattern Pi, the setting state of each switch D1-l)n corresponding to each pattern is restored.
表1にディジタル信号を3点入力した場合における、各
パターンPiの状態例を示す。但し、R1=100Ω
R2=200Ω
R3=400Ω
RO=200Ω
I =5mA
とする。Table 1 shows an example of the state of each pattern Pi when three digital signals are input. However, R1=100Ω, R2=200Ω, R3=400Ω, RO=200Ω, and I=5mA.
ディジタル信号が3点ある場合のパターン数mは、m=
23:=8通りである。いまスイッチD2のみがONと
なった場合を考えると、抵抗R2が短絡し、設計されて
いるパターン電圧viは(1)式%式%)
[:
となる。ここで、スイッチD2のみがONしたときのパ
ターンPiをP3.パターン電圧viをv3とする(表
1参照)。ここで、パターン電圧v2に対する許容誤差
63が5−以下であるとした時に、アナログ入力信号V
が伝送途中の誤差のために本来V=3.5[)でレジス
タ5へ入力するべきが仮にV=3.4(、V)であった
とする。するとA/D復元アルゴリズムによる処理によ
り1V−v31=13.4−3.51=o、i≦g3=
o、17(V)を満足するため、V=3.4(V)によ
りパターンP3を選択する。゛パターン電圧がディジタ
ル信号D2のみがONしたときのパターンであることは
あらかじめコントローラ2内のCPU6に設定しておき
、これによりディジタル信号D1がOFF。When there are three digital signals, the number of patterns m is m=
23:=8 ways. Now, considering the case where only the switch D2 is turned on, the resistor R2 is short-circuited and the designed pattern voltage vi is expressed by the formula (1). Here, the pattern Pi when only the switch D2 is turned on is P3. Let the pattern voltage vi be v3 (see Table 1). Here, when the tolerance 63 for the pattern voltage v2 is 5- or less, the analog input signal V
Suppose that due to an error during transmission, V=3.5[) should have been input to the register 5, but V=3.4(,V). Then, through processing by the A/D restoration algorithm, 1V-v31=13.4-3.51=o, i≦g3=
o, 17 (V), pattern P3 is selected based on V=3.4 (V).゛It is set in advance in the CPU 6 in the controller 2 that the pattern voltage is a pattern when only the digital signal D2 is turned on, and thereby the digital signal D1 is turned off.
D2がON、D3がOFFという各ディジタル信号を復
元する。Each digital signal in which D2 is ON and D3 is OFF is restored.
以上に記述した第1の実施例によれば、3つのスイッチ
DI、D2.D3の設定状態に応じて1つのアナログ入
力信号■iを形成し、これをコントローラ2に入力して
、スイッチDI、D2゜D3の設定状態を復元する処理
が実行される。従って、スイッチD1〜D3のオン・オ
フ状態を直接コントローラ2に入力した場合と同様の機
能を有することは明白であり、かつ1つのアナログ入力
信号として取り込むため、物理的な制約を受けるととな
く多くのスイッチの設定状態を取り込むことが可能にな
る。According to the first embodiment described above, three switches DI, D2 . A process of forming one analog input signal i according to the setting state of D3, inputting it to the controller 2, and restoring the setting state of the switches DI, D2 and D3 is executed. Therefore, it is clear that the on/off states of switches D1 to D3 have the same function as inputting them directly to the controller 2, and since they are taken in as one analog input signal, there are no physical restrictions. It becomes possible to import the setting states of many switches.
さらにD/A変換回路1、A/D変換回路4および途中
の信号伝送路に異常が発生した場合は、アナログ入力信
号viの異常として検出可能であリ、データの信頼性を
確保できる効果がある。Furthermore, if an abnormality occurs in the D/A converter circuit 1, the A/D converter circuit 4, or the signal transmission path in the middle, it can be detected as an abnormality in the analog input signal vi, which has the effect of ensuring data reliability. be.
なお以上の一実施例ではバイアス電圧発生用の抵抗RO
を用いているが、なくてもよい。又、スイッチD1〜D
3として、通常のオン・オフスイッチを用いているが、
例えばリレー接点等の他の形式のスイッチでも同様の効
果が得られることは言うまでもない。Note that in the above embodiment, the resistor RO for generating bias voltage
is used, but it is not necessary. Also, switches D1 to D
3, a normal on/off switch is used,
It goes without saying that similar effects can be obtained with other types of switches, such as relay contacts.
第4図は本発明の第2の実施例を示すブロック図であり
、第2図に示す第1の実施例と同一部分には同一符号を
付してその説明を省略する。第1の実施例と異なる部分
は、D/A変換器1がスイッチD1〜D3のオン・オフ
状態を一度中継用すレーRYI、RY2.RY3で受け
た後、アナログ入力信号Viを形成する構成を有してい
ることである。この構成をとることによって、スイッチ
D1〜])nの接触不良等により、誤ったスイッチD1
〜l)nの設定状態がコントローラ2に人力されるのを
防止することができる。FIG. 4 is a block diagram showing a second embodiment of the present invention, and the same parts as those in the first embodiment shown in FIG. 2 are given the same reference numerals and their explanations will be omitted. The difference from the first embodiment is that the D/A converter 1 once relays the on/off states of the switches D1 to D3 in the relays RYI, RY2 . After receiving the signal at RY3, it forms an analog input signal Vi. By adopting this configuration, incorrect switch D1 may be caused due to poor contact of switches D1 to ])n.
~l) It is possible to prevent the setting state of n from being manually input to the controller 2.
第5図は本発明の第3の実施例を示すブロック図であり
、コントローラ2は第1.第2の実施例と同様であるた
め図示を省略している。この第2の実施例は、D/A変
換器1内に、定電流源S(第2図及び第5図参照)のか
わりに定電圧源Eを用いたもので、その作用、効果は第
1の実施例の場合と同様である。又、この第3の実施例
において、中継用リレーを介して抵抗R1〜Rnを短絡
する構成にしても良い。FIG. 5 is a block diagram showing a third embodiment of the present invention, in which the controller 2 is connected to the first . Since it is the same as the second embodiment, illustration is omitted. This second embodiment uses a constant voltage source E in place of the constant current source S (see FIGS. 2 and 5) in the D/A converter 1, and its operation and effects are as follows. This is similar to the case of the first embodiment. Further, in this third embodiment, a configuration may be adopted in which the resistors R1 to Rn are short-circuited via a relay relay.
第6図は、本発明の第4の実施例を示すブロック図であ
り、第5図に示す第3の実施例と同様に定電圧源Eを用
い、かつ抵抗R1〜Rn、Rotを並列接続としたもの
であり、アナログ入力信号V1を出力用抵抗RO!の両
端の電圧とし−Cいる。FIG. 6 is a block diagram showing a fourth embodiment of the present invention, in which a constant voltage source E is used as in the third embodiment shown in FIG. 5, and resistors R1 to Rn and Rot are connected in parallel. The analog input signal V1 is connected to the output resistor RO! Let the voltage across the terminal be -C.
この第4の実施例も、言うまでもなく前記第1〜第3の
実施例と同様の効果を有する。又、この第4の実施例に
おいて、中継用リレーを介して抵抗R1〜Rnへの通電
をオン・オフする構成としても良い。Needless to say, this fourth embodiment also has the same effects as the first to third embodiments. In addition, in this fourth embodiment, a configuration may be adopted in which energization to the resistors R1 to Rn is turned on and off via relay relays.
第7図は、本発明の第5の実施例を示すブロック図であ
る。第1〜第4の実施例では、スイッチD1〜I)nの
オン・オフ状態に応じたアナログ人力信号viをD/A
変換器1で発生させ、コントローラ2へ人力し、コント
ローラ2内で再び上記オン・オフ状態へ復元する手段と
して、アナログ値そのものに対応するディジタル信号の
各パターンPiを選択する方式を採用した。これに対し
、第7図に示す第5の実施例は、コントローラ2内のA
/D変換器4によってディジタル信号に復元した後、諸
復元されたディジタル信号をそのままレジスタ5に格納
して利用する様にしたものである。FIG. 7 is a block diagram showing a fifth embodiment of the present invention. In the first to fourth embodiments, the analog human input signal vi corresponding to the on/off state of the switches D1 to I)n is converted into a D/A
As a means for generating signals in the converter 1, manually inputting them to the controller 2, and restoring them to the above-mentioned on/off state within the controller 2, a method is adopted in which each pattern Pi of the digital signal corresponding to the analog value itself is selected. On the other hand, in the fifth embodiment shown in FIG.
After being restored to digital signals by the /D converter 4, the various restored digital signals are stored as they are in the register 5 for use.
第7図に示した第5の実施例は、コントローラ2が8ビ
ツトのマイクロコンピュータを用いる場合であり、D/
A変換器1も8ビツトのディジタル信号d1〜d5をア
ナログ信号に変換するものである。いまD/A変換器1
からA/D変換器4までの誤差が2ビツト以内である場
合について、本実施例の動作を説明する。D/A変換器
1の1゜2.3ビツトの桁にはチェック信号として論理
値″′0”を入れておき、ディジタル入力信号d1〜d
5を4ピツトから8ビツトの桁にそれぞれ入力し、アナ
ログ信号に変換する。D/A変換器1により変換された
アナログ信号はコントローラ2内のA/D変換器4によ
り、元のディジタル信号d’l〜d′5に復元される。The fifth embodiment shown in FIG. 7 is a case where the controller 2 uses an 8-bit microcomputer, and the D/
The A converter 1 also converts 8-bit digital signals d1 to d5 into analog signals. Now D/A converter 1
The operation of this embodiment will be described in the case where the error from A/D converter 4 to A/D converter 4 is within 2 bits. A logic value "'0" is entered as a check signal in the 1°2.3 bit digit of the D/A converter 1, and the digital input signals d1 to d
5 is input into each of the 4-bit to 8-bit digits and converted into an analog signal. The analog signal converted by the D/A converter 1 is restored to the original digital signals d'l to d'5 by the A/D converter 4 in the controller 2.
D/A変換器1からA/D変換器4への信号伝送、変換
に誤差が無ければA/D変換器4により復元されたディ
ジタル信号d1′〜d5’は元の信号と同一である。し
かし、誤差が生じた場合でも、その誤差が2ビツト分し
かない場合には、3ビツト目の桁の値が元の信号II
O17と同じであることを確認することにより4ビツト
目の桁以上のディジタル信号d′1〜d / sは元の
ディジタル信号d1〜d5と同じであると考え、それぞ
れ、元のディジタル信号d1〜d5としてコントローラ
2内で使用される。If there is no error in signal transmission and conversion from the D/A converter 1 to the A/D converter 4, the digital signals d1' to d5' restored by the A/D converter 4 are the same as the original signals. However, even if an error occurs, if the error is only 2 bits, the value of the third bit is the original signal II.
By confirming that they are the same as O17, it is considered that the digital signals d'1 to d/s of the 4th bit and above are the same as the original digital signals d1 to d5, and the original digital signals d1 to d/s are respectively the same as the original digital signals d1 to d5. It is used within the controller 2 as d5.
第7図の実施例ではチェック信号として3ビツト使用し
たが、一般的にはD/A変換器1及びコントローラ2の
精度に応じて適当なビット数を用いればよい。またチェ
ック信号はuO″でも1′″でも良く、さらに“1”
aOuの適当な組み合わせでもよい。In the embodiment shown in FIG. 7, 3 bits are used as the check signal, but in general, an appropriate number of bits may be used depending on the accuracy of the D/A converter 1 and controller 2. In addition, the check signal may be uO'' or 1''', and furthermore, it may be “1”.
An appropriate combination of aOu may be used.
また第7図の実施例では8ビツトのD/A変換器1.A
/D変換器4を用いたが、言うまでもなく8ビツト以外
のものを用いてもよい。Further, in the embodiment shown in FIG. 7, an 8-bit D/A converter 1. A
Although the /D converter 4 is used, it goes without saying that a converter other than 8 bits may be used.
以上の説明から明らかな様に、本発明によれば、複数の
ディジタル信号を1つのアナログ信号としてコントロー
ラへ入力するため、入力点数がコントローラの物理的条
件に制限されることがない。As is clear from the above description, according to the present invention, since a plurality of digital signals are input to the controller as one analog signal, the number of input points is not limited by the physical conditions of the controller.
従って、ディジタル信号数に制限があるコントローラの
ディジタル入力信号数を容易に増やしてコントローラの
機能を拡大できる効果がある。その際、本発明によれば
、ディジタル入力信号数が増えることによりコントロー
ラの規模を拡大する必要がなく、小型の高性能のコント
ローラを経済的かつ効率的に利用できる効果がある。Therefore, it is possible to easily increase the number of digital input signals of a controller which has a limited number of digital signals, thereby expanding the functions of the controller. In this case, according to the present invention, there is no need to increase the scale of the controller due to an increase in the number of digital input signals, and there is an effect that a small, high-performance controller can be used economically and efficiently.
また、コントローラ内で復元されるディジタル信号は、
入力されたアナログ入力信号の異常診断作用又は復元さ
れたディジタル信号の異常診断の作用により、信頼性の
ある信号として使用することができる。Additionally, the digital signal restored within the controller is
It can be used as a reliable signal due to the abnormality diagnosis function of the input analog input signal or the function of abnormality diagnosis of the restored digital signal.
第1図は従来のディジタル式コントローラの一例を示す
ブロック図、第2図は本発明の第1の実施例を示すブロ
ック図、第3図は第2図中のCPUの動作を示すフロー
チャート、第4図は本発明の第2の実施例を示すブロッ
ク図、第5図は本発明の第3の実施例を示すブロック図
、第6図は本発明の第4の実施例を示すブロック図、笥
7図は本発明の第5の実施例を示すブロック図である。
1・・・D / A変換器、2・・・コントローラ、3
・・・アナログ入力回路、4・・・A/D変換器、5・
・・レジスタ、6−CPU、9・・・メモリ、R1〜R
n r RO*ROl +几02・・・抵抗、S・・・
定電流源、E・・・定電圧源、■ト・・アナログ人力信
号。FIG. 1 is a block diagram showing an example of a conventional digital controller, FIG. 2 is a block diagram showing a first embodiment of the present invention, FIG. 3 is a flowchart showing the operation of the CPU in FIG. 4 is a block diagram showing a second embodiment of the invention, FIG. 5 is a block diagram showing a third embodiment of the invention, and FIG. 6 is a block diagram showing a fourth embodiment of the invention. Figure 7 is a block diagram showing a fifth embodiment of the present invention. 1...D/A converter, 2...controller, 3
...Analog input circuit, 4...A/D converter, 5.
...Register, 6-CPU, 9...Memory, R1-R
n r RO*ROl + 几02...Resistance, S...
Constant current source, E...constant voltage source, ■G...analog human input signal.
Claims (11)
状態に応じて、制御信号を発生するデイジタル式コント
ローラにおいて、上記複数の素子のオン・オフ状態に応
じて値が一義的に定まるアナログ信号を発生する第1の
手段と、上記アナログ信号から複数の素子のオン・オフ
状態を復元する第2の手段を備え、第2の手段から出力
される復元された複数の素子のオン・オフ状態に基づい
て制御信号を出力することを特徴とするデイジタル式コ
ントローラ。1. In a digital controller that generates a control signal according to the on/off state of a plurality of elements having a switching function, a digital controller generates an analog signal whose value is uniquely determined according to the on/off state of the plurality of elements. and a second means for restoring the on/off states of the plurality of elements from the analog signal, and control based on the restored on/off states of the plurality of elements output from the second means. A digital controller characterized by outputting a signal.
数の抵抗の直列接続回路からなり、各素子の両端が対応
する各抵抗の両端にそれぞれ接続されていることを特徴
とする特許請求の範囲第1項記載のデイジタル式コント
ローラ。2. The first means comprises a series connection circuit of a constant current source and a number of resistors equal to the number of elements, and both ends of each element are connected to both ends of each corresponding resistor, respectively. The digital controller according to item 1.
数の抵抗の直列接続回路からなり、各素子の両端が対応
する抵抗の両端に接続されていることを特徴とする特許
請求の範囲第1項記載のデイジタル式コントローラ。3. Claims characterized in that the first means consists of a series connection circuit of a constant voltage source and a number of resistors equal to the number of elements, and both ends of each element are connected to both ends of the corresponding resistor. The digital controller according to item 1.
い数の抵抗の並列接続回路と、出力用抵抗との直列接続
回路とからなり、各素子が対応する上記抵抗と直列接続
されていることを特徴とする特許請求の範囲第1項記載
のデイジタル式コントローラ。4. The first means includes a constant voltage source, a parallel connection circuit of a number of resistors equal to the number of elements, and a series connection circuit of an output resistor, and each element is connected in series with the corresponding resistor. A digital controller according to claim 1, characterized in that:
数の抵抗の直列接続回路からなり、各素子の両端が対応
する各抵抗の両端にそれぞれ中継用リレーを介して接続
されていることを特徴とする特許請求の範囲第1項記載
のデイジタル式コントローラ。5. The first means comprises a series connection circuit of a constant current source and a number of resistors equal to the number of elements, and both ends of each element are connected to both ends of the corresponding resistor via a relay relay. A digital controller according to claim 1, characterized in that:
数の抵抗の直列接続回路からなり、各素子の両端が対応
する抵抗の両端に中継用リレーを介して接続されている
ことを特徴とする特許請求の範囲第1項記載のデイジタ
ル式コントローラ。6. The first means is characterized in that it consists of a series connection circuit of a constant voltage source and a number of resistors equal to the number of elements, and both ends of each element are connected to both ends of the corresponding resistor via a relay relay. A digital controller according to claim 1.
い数の抵抗の並列接続回路と、出力用抵抗との直列接続
回路とからなり、各素子が対応する上記抵抗と中継用リ
レーを介して直列接続されていることを特徴とする特許
請求の範囲第1項記載のデイジタル式コントローラ。7. The first means includes a constant voltage source, a parallel connection circuit of a number of resistors equal to the number of elements, and a series connection circuit of an output resistor, and each element connects the corresponding resistor and relay relay. 2. The digital controller according to claim 1, wherein the digital controller is connected in series through the digital controller.
子のオン・オフの組み合せパターンを検知し、このオン
・オフの組み合せパターンから複数の素子のオン・オフ
状態を復元することを特徴とする特許請求の範囲第1項
記載のデイジタル式コントローラ。8. The second means detects an on/off combination pattern of a plurality of elements from the analog signal, and restores the on/off states of the plurality of elements from this on/off combination pattern. A digital controller according to claim 1.
数の素子のオン・オフ状態を示す複数ビツトのデイジタ
ル信号を出力するA/D変換器から構成されていること
を特徴とする特許請求の範囲第1項記載のデイジタル式
コントローラ。9. Claims characterized in that the second means comprises an A/D converter that outputs a multi-bit digital signal indicating on/off states of a plurality of elements based on the analog signal. The digital controller according to item 1.
子のオン・オフ状態に対応する理論値から一定範囲以上
の誤差を含む場合、アナログ信号を異常と判定する手段
を有することを特徴とする特許請求の範囲第8項記載の
デイジタル式コントローラ。10. The second means includes means for determining the analog signal to be abnormal if the analog signal includes an error of a certain range or more from a theoretical value corresponding to the on/off state of a plurality of elements. A digital controller according to claim 8.
を示すデイジタル信号とチエツク用の複数ビツトを入力
として、複数の素子のオン・オフ状態に応じて一義的に
定まるアナログ信号を出力することを特徴とする特許請
求の範囲第1項記載のデイジタル式コントローラ。 12前記第2の手段は、前記アナログ信号から復元した
デイジタル信号のチエツク用ビツトの内容から、復元し
たデイジタル信号の正常性を判定する手段を有すること
を特徴とする特許請求の範囲第1項記載のデイジタル式
コントローラ。11. The first means inputs a digital signal indicating the on/off state of a plurality of elements and a plurality of bits for checking, and outputs an analog signal uniquely determined according to the on/off state of the plurality of elements. A digital controller according to claim 1, characterized in that: 12. Claim 1, wherein the second means includes means for determining the normality of the restored digital signal from the contents of check bits of the digital signal restored from the analog signal. digital controller.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15519884A JPS6134603A (en) | 1984-07-27 | 1984-07-27 | Digital controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15519884A JPS6134603A (en) | 1984-07-27 | 1984-07-27 | Digital controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6134603A true JPS6134603A (en) | 1986-02-18 |
Family
ID=15600641
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15519884A Pending JPS6134603A (en) | 1984-07-27 | 1984-07-27 | Digital controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6134603A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009116832A (en) * | 2007-11-09 | 2009-05-28 | Yamaha Motor Electronics Co Ltd | Printed circuit board |
-
1984
- 1984-07-27 JP JP15519884A patent/JPS6134603A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009116832A (en) * | 2007-11-09 | 2009-05-28 | Yamaha Motor Electronics Co Ltd | Printed circuit board |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100541557B1 (en) | Memory module and impedance calibration method thereof | |
US6122284A (en) | Multidrop analog signal bus | |
US20080088589A1 (en) | Scanning circuit and method for keyboard | |
JPS60222949A (en) | Existence sensor for module | |
US5508951A (en) | Arithmetic apparatus with overflow correction means | |
EP0482495B1 (en) | Finite-state machine for reliable computing and adjustment systems | |
JPS6134603A (en) | Digital controller | |
US3628000A (en) | Data handling devices for radix {37 n{30 2{38 {0 operation | |
US8362870B2 (en) | Impedance calibration circuit with uniform step heights | |
US7038485B2 (en) | Terminating resistor device and a method for testing a terminating resistor circuit | |
US5389926A (en) | Microcomputer having test circuit for A/D converter | |
US5894426A (en) | Maximum/minimum value determination apparatus | |
US4970515A (en) | Self-calibrating A/D and D/A converter | |
US7484148B2 (en) | Interface error monitor system and method | |
CN110780182A (en) | System and method for detecting LCD/OLED driving chip | |
US5249287A (en) | General keyboard interface for operating with two types of keyboards | |
CN114268516B (en) | Slave station address detection device and slave station equipment | |
JPS6220020Y2 (en) | ||
JP2019193308A (en) | R-2r ladder resistance circuit, ladder resistor type d/a conversion circuit and semiconductor device | |
US5267250A (en) | Circuit arrangement for detection of an erroneous selection signal supplied to selection means | |
RU1805470C (en) | Output unit of tester for digital units | |
KR20010051566A (en) | Keyboard having multi-bit key switches | |
KR890002664B1 (en) | Parity detection circuit | |
SU1032462A2 (en) | Device for determining gain factor of analog computer unit | |
JP2000047798A (en) | Switch circuit |