JPS6134109B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、基準発振器の発振周波数誤差を簡
単な回路構成でかつ正確に補正できる電子時計に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an electronic timepiece that can accurately correct the oscillation frequency error of a reference oscillator with a simple circuit configuration.

発振動作の安定した水晶発振器を基準発振器と
して用い、この基準発振器からの発振信号にもと
ずき計時動作を行なう電子時計は従来から広く知
られている。また、このような電子時計におい
て、時刻の表示を数字で行なうようにしたデイジ
タル表示式のものも考えられており、特にその表
示機構を液晶、LED等の電子的な信号によつて
表示駆動するデイジタル表示式の電子時計が知ら
れるようになつてきた。 2. Description of the Related Art Electronic watches that use a stable crystal oscillator as a reference oscillator and perform timekeeping operations based on oscillation signals from the reference oscillator have been widely known. Furthermore, among such electronic watches, a digital display type in which the time is displayed numerically is also considered, and in particular, the display mechanism is driven by electronic signals such as liquid crystals and LEDs. Electronic clocks with digital display have become popular.

このようなデイジタル表示式の電子時計にあつ
ては、基準発振器からの発振信号を適宜分周計数
することによつて、「時」「分」「秒」等の時刻表
示単位それぞれに対応した計時計数信号を発生す
るもので、この計時計数信号によつて各時刻単位
に相当する数字表示機構を表示駆動制御し、時刻
表示を行なうものである。 In the case of such a digital display type electronic watch, by dividing and counting the oscillation signal from the reference oscillator as appropriate, it is possible to create a counter that corresponds to each time display unit such as "hour", "minute", "second", etc. It generates a clock signal, and uses this clock signal to drive and control the numeric display mechanism corresponding to each time unit to display the time.

このような電子時計にあつては、基準発振器の
発振周波数が常時安定して設定されるようにする
ことによつて、常に正確な計時動作が行なわれる
大きな特徴を有する。この場合、発振周波数を安
定化することは、例えば水晶発振器を使用するこ
とによつて、その目的は達成されるものである
が、さらに計時動作を正確に継続させるには、基
準発振器の発振周波数を、計時計数回路部との関
連で設定される標準周波数に設定しなければなら
ない。すなわち、基準発振器の発振周波数と標準
周波数の誤差の修正をする必要がある。したがつ
て、このような計時計数動作を行なう信号を発振
する基準発振器においては、トリマコンデンサ等
による発振周波数の微調節機構を備え、発振周波
数を基準周波数に合わせるようにトリマ調節して
いるものである。 Such an electronic timepiece has the great feature that accurate timekeeping is always performed by ensuring that the oscillation frequency of the reference oscillator is always set stably. In this case, the purpose of stabilizing the oscillation frequency is achieved by using a crystal oscillator, for example, but in order to continue the timekeeping operation accurately, it is necessary to stabilize the oscillation frequency of the reference oscillator. shall be set to a standard frequency set in conjunction with the counting circuitry. That is, it is necessary to correct the error between the oscillation frequency of the reference oscillator and the standard frequency. Therefore, a reference oscillator that oscillates a signal for performing such a counting operation must be equipped with a fine adjustment mechanism for the oscillation frequency using a trimmer capacitor or the like, and the trimmer adjusts the oscillation frequency to match the reference frequency. It is.

しかし、基準発振器に対して、上記のようなト
リマ調節機構を設け、これを人為的に調節するこ
とは、時計の組み立て調整過程において仕事量を
増大させる大きな欠点を有し、作業性、量産性に
非常に悪影響を与えるものである。 However, providing a trimmer adjustment mechanism as described above for the reference oscillator and manually adjusting it has the major disadvantage of increasing the amount of work in the process of assembling and adjusting the watch, reducing work efficiency and mass production. It has a very negative impact on

また、基準発振器の発振周波数の誤差を補正す
るために、基準発振器の発振周波数を分周して１
秒信号を発生させるための分周回路の分周比を可
変することが考えられている。この場合、１秒間
に生ずる基準発振器の発振周波数と基準周波数と
の差に相当する値を、分周回路から１秒信号が得
られる毎に分周回路に加算することにより、常に
分周回路から正確な１秒信号が得られるようにし
ているものであるから、１秒間の誤差が基準発振
器の１パルスより小さい場合に修正できないよう
になる。 In addition, in order to correct the error in the oscillation frequency of the reference oscillator, the oscillation frequency of the reference oscillator is divided into 1
It has been considered to vary the frequency division ratio of a frequency divider circuit for generating a second signal. In this case, by adding a value corresponding to the difference between the oscillation frequency of the reference oscillator and the reference frequency that occurs in 1 second to the frequency dividing circuit every time a 1 second signal is obtained from the frequency dividing circuit, the frequency dividing circuit can always be used. Since an accurate 1 second signal is obtained, correction cannot be made if the 1 second error is smaller than 1 pulse of the reference oscillator.

この発明は上記のような点に鑑みなされたもの
で、トリマ調整機構を用いることなく、しかも基
準発振器の発振周波数と標準周波数との誤差が少
ない状態であつても、正確な補正制御が実行され
るようにする電子時計を提供するものである。 This invention was made in view of the above points, and it is possible to perform accurate correction control without using a trimmer adjustment mechanism and even when the error between the oscillation frequency of the reference oscillator and the standard frequency is small. The present invention provides an electronic clock that allows

以下図面を参照してこの発明の一実施例を説明
する。第１図はその構成を示したもので、１１は
時刻表示用の通常の計時計数回路その他必要に応
じて、タイマー、世界時計、アラーム、カウンタ
等の種々の機能計数回路を構成するシフトレジス
タであり、このシフトレジスタ１１には加算回路
１２、例えば補正回路を含む４ビツトのシフト記
憶部１３を直列に設定し、シフト記憶部１３の出
力信号がオア回路１４を介してシフトレジスタ１
１の入力側に帰還されるようにシフト循環回路を
有するもので、例えば水晶発振器等のように安定
した発振動作が行なわれる基準発振器１５からの
発振クロツク信号で、ダイナミツクにシフト駆動
されるようにしてなる。（この場合、発振器１５
の後段に分周回路を挿入し、この分周回路出力を
用いるようにしてもよい。）この場合、ダイナミ
ツクに駆動されるシフトレジスタ１１には、第２
図に示すようにサイクル数記憶部１１ａおよび
「秒」「10秒」「分」「10分」「時」の時刻単位それ
ぞれに対応した単位記憶部１１ｂ，１１ｃ………
が順次設定される。この場合、「秒」「10秒」
「分」「10分」「時」等の各時刻単位は、「10」ある
いは「６」まで計数すればよいものであるため、
それぞれ４ビツトで構成すれば充分であり、サイ
クル数記憶部は４ビツトのデイジツトを２個、す
なわち８ビツトで構成する。すなわち、シフトレ
ジスタ１１に記憶される情報は、４ビツト単位で
１デイジツトを構成するようにされ、デイジツト
Ｄ１，Ｄ２でサイクル数記憶部１１ａを、デイジ
ツトＤ３，Ｄ４………で「秒」「10秒」………の
各時刻単位の単位計数記憶部１１ｂ，１１ｃ……
…を設定するようにしてなる。 An embodiment of the present invention will be described below with reference to the drawings. Figure 1 shows its configuration, and numeral 11 is a shift register that constitutes a normal counting circuit for time display and various functional counting circuits such as a timer, world clock, alarm, counter, etc. as necessary. An adder circuit 12, for example, a 4-bit shift storage section 13 including a correction circuit, is set in series to this shift register 11, and the output signal of the shift storage section 13 is sent to the shift register 1 via an OR circuit 14.
It has a shift circulation circuit so as to be fed back to the input side of 1, and is dynamically shifted and driven by an oscillation clock signal from a reference oscillator 15 that performs stable oscillation operation, such as a crystal oscillator. It becomes. (In this case, the oscillator 15
A frequency dividing circuit may be inserted at a subsequent stage and the output of this frequency dividing circuit may be used. ) In this case, the dynamically driven shift register 11 includes a second
As shown in the figure, a cycle number storage section 11a and unit storage sections 11b, 11c corresponding to time units of "seconds", "10 seconds", "minutes", "10 minutes", "hours", respectively...
are set sequentially. In this case, "seconds" and "10 seconds"
Each time unit such as "minute", "10 minutes", "hour", etc. only needs to be counted up to "10" or "6", so
It is sufficient that each digit is composed of 4 bits, and the cycle number storage section is composed of two 4-bit digits, that is, 8 bits. That is, the information stored in the shift register 11 is configured such that one digit is composed of 4 bits, and the digits D1 and D2 are used to store the cycle number storage section 11a, and the digits D3 and D4 are used to store "seconds" and "10". unit count storage units 11b, 11c... for each time unit of "second"...
... will be set.

また、このシフトレジスタ１１には所定の位置
に２個の補正値記憶部αおよびβが設定されるも
ので、この補正値記憶部α，βは例えばそれぞれ
４ビツトのデイジツト２個づつＤα１，Ｄα２、
およびＤβ１，Ｄβ２で構成するようにしてな
る。 Further, this shift register 11 has two correction value storage sections α and β set at predetermined positions, and the correction value storage sections α and β each store, for example, two 4-bit digits Dα1 and Dα2. ,
and Dβ1 and Dβ2.

そして、上記シフトレジスタ１１に直列に設定
される４ビツトのシフト記憶部１３では、デイジ
ツト単位で計数値情報を検知して、ROM１６に
供給するものであり、またデコーダ１７で必要情
報をデイジツト単位で検知し、デイジタル式の表
示装置１８で時刻表示し得るようにしてなる。 The 4-bit shift storage section 13, which is set in series in the shift register 11, detects count value information in units of digits and supplies it to the ROM 16, and the decoder 17 detects the count value information in units of digits. The time can be detected and displayed on a digital display device 18.

前記基準発振器１５の発振信号は、ビツトカウ
ンタ１９で計数される。このビツトカウンタ１９
は、前述したように１デイジツト４ビツト単位で
なる場合には４進で構成し、シフトレジスタ１１
から出力されるシフト情報のビツト順位を計数
し、各ビツトを「１」「２」「４」「８」に重みづ
けるものでそのビツト順位のタイミング信号J₁，
J₂，J₃，Ｊ_Eを計数発生する。（この場合Ｊ_E＝
J₄）そして、ビツトカウンタ１９からのタイミン
グ信号J₁は、アンド回路２０および２１に供給
し、アンド回路２０からのJ₁に同期する出力信号
は、オア回路２２を介して加算回路１２に加算情
報「＋１」として供給する。また、ビツトカウン
タ１９からのタイミング信号Ｊ_Eは、基準発振器
１５の発振信号と共にアンド回路２３に供給し、
このアンド回路２３からはデイジツトパルスDP
を取り出し、桁カウンタ２４を計数するようにす
る。すなわち、この桁カウンタ２４ではシフトレ
ジスタ１１からシフト記憶部１３にシフトされる
デイジツトＤ１，Ｄ２………を計数しているもの
で、その計数値に相当するデイジツト情報は前記
ROM１６およびデイジツトＤ１等のタイミング
信号を得るROM２５に供給する。そして、ROM
１６ではシフト記憶部１３の記憶計数値と桁カウ
ンタ２４からのデイジツト情報とを対比し、例え
ばデイジツトＤ３の時に記憶計数値が「10」であ
る時、すなわち「秒」の単位計数部が「10秒」を
計数している時にオア回路２６に信号を供給する
と共にシフト記憶部１３にクリヤー指令を出し、
「秒」単位記憶部の記憶計数値を「０」にする。
上記オア回路２６は、加算回路１２からのキヤリ
ー信号も結合されているもので、発振信号で駆動
され、１ビツトの時間遅延する遅延回路２７を介
してオア回路２２に供給し、加算回路１２にシフ
トレジスタ１１からシフトされる次の上位桁の単
位記憶部に「１」を加算するようにする。すなわ
ち、上記したように「秒」の単位計数部の計数値
が、計時計数を行なうための桁上げ条件となつた
時に、ROM１６でこれを検知してその「秒」の
単位計数部をクリヤーし、それより上位の「10
秒」の単位計数部に「１」を桁上げ加算するよう
になる。この動作は、シフトレジスタ１１に設定
され、計時計数動作を行なうデイジツトＤ１，Ｄ
２………において全て行なわれるものである。 The oscillation signal of the reference oscillator 15 is counted by a bit counter 19. This bit counter 19
As mentioned above, when 1 digit consists of 4 bits, it is constructed in quaternary notation, and the shift register 11 is
It counts the bit order of the shift information output from and weights each bit as "1", "2", "4", or "8", and the timing signal _J1 ,
Count and generate J ₂ , J ₃ , and J _E . (In this case J _E =
_J4 ) The timing signal _J1 from the bit counter 19 is supplied to AND circuits 20 and 21, and the output signal synchronized with _J1 from the AND circuit 20 is added to the adder circuit 12 via an OR circuit 22. Supplied as information "+1". Further, the timing signal J _E from the bit counter 19 is supplied to the AND circuit 23 together with the oscillation signal of the reference oscillator 15.
This AND circuit 23 outputs a digit pulse DP.
is taken out and the digit counter 24 is counted. That is, this digit counter 24 counts the digits D1, D2, etc. that are shifted from the shift register 11 to the shift storage section 13, and the digit information corresponding to the counted value is as described above.
It is supplied to the ROM 25 which obtains timing signals such as the ROM 16 and the digit D1. And ROM
16, the stored count value of the shift storage section 13 and the digit information from the digit counter 24 are compared. For example, when the stored count value is "10" at the time of digit D3, that is, the unit counting section of "second" is "10". While counting "seconds," a signal is supplied to the OR circuit 26 and a clear command is issued to the shift storage section 13.
Set the memory count value in the "second" unit storage section to "0".
The OR circuit 26 is also coupled with the carry signal from the adder circuit 12, and is driven by an oscillation signal and supplies it to the OR circuit 22 via a delay circuit 27 that delays the time by 1 bit. "1" is added to the unit storage section of the next higher digit shifted from the shift register 11. That is, as mentioned above, when the count value of the "second" unit counter reaches the carry condition for performing counting, the ROM 16 detects this and clears the "second" unit counter. and the higher “10
``1'' will be carried and added to the unit counter of ``second''. This operation is performed by using digits D1 and D set in the shift register 11 to perform the counting operation.
2. Everything is done in...

ここで、ROM２５からのデイジツトＤ１のタ
イミング信号は前記アンド回路２０にタイミング
J₁および発振器１５からの信号と共に加えられる
もので、アンド回路２０からはデイジツトＤ１の
先頭ビツトJ₁が出力されるタイミングで出力を発
生し、加算回路１２に「＋１」情報として結合さ
れる。すなわち、シフトレジスタ１１のサイクル
数記憶部１１ａは、このレジスタ１１のシフト１
循される１サイクル毎に「＋１」されるもので、
このサイクル数記憶部１１ａで１秒間に相当する
シフトレジスタ１１の循環数を計数した時に、
「秒」の単位のデイジツトＤ３に桁上げ情報「＋
１」を結合するようにする。そして、発振器１５
の発振クロツク信号でシフト駆動されるシフトレ
ジスタ１１で、計時計数動作を行なわせるもので
ある。 Here, the timing signal of the digit D1 from the ROM 25 is sent to the AND circuit 20 as a timing signal.
_J1 and the signal from the oscillator 15, the AND circuit 20 generates an output at the timing when the first bit _J1 of the digit D1 is output, and is coupled to the adder circuit 12 as "+1" information. That is, the cycle number storage section 11a of the shift register 11 stores the shift 1 of this register 11.
It is added “+1” every cycle,
When the cycle number storage unit 11a counts the number of cycles in the shift register 11 corresponding to one second,
Carry information “+” is added to digit D3 in units of “seconds”.
1" to be combined. And the oscillator 15
A shift register 11, which is shifted and driven by an oscillation clock signal, performs a counting operation.

すなわち、シフトレジスタ１１のサイクル数記
憶部１１ａと加算回路１２とROM１６とで１秒
信号を得る計数手段が構成されるもので、シフト
レジスタ１１の循環系路を含む記憶ビツト数と、
基準発振器１５の発振周波数との関係から、１秒
間にシフトレジスタが 2⁸＝256（回） 循環するものと仮定すると、サイクル数記憶部１
１ａの計数値が「256」になつたことを、ROM１
６で確認した時に、このROM１６から出力信号
を発生し、サイクル数記憶部１１ａをクリヤーす
ると共に、オア回路２６を介して「秒」の単位計
数部であるデイジツトＤ３に「１」を加算し、計
時計数動作の基準となる１秒信号を作るようにす
る。 That is, the cycle number storage section 11a of the shift register 11, the addition circuit 12, and the ROM 16 constitute a counting means for obtaining a one-second signal, and the number of storage bits including the circulation path of the shift register 11,
From the relationship with the oscillation frequency of the reference oscillator 15, assuming that the shift register cycles 2 ⁸ = 256 times per second, the cycle number storage unit 1
ROM1 indicates that the count value of 1a has become “256”.
6, the ROM 16 generates an output signal, clears the cycle number storage section 11a, and adds "1" to the digit D3, which is the "second" unit counter, via the OR circuit 26. Create a 1-second signal that serves as a reference for the counting operation.

そして、この１秒信号をシフトレジスタ１１の
単位記憶部１１ｂ，１１ｃ，………と加算回路１
２とROM１６とで構成される計時計数手段で計
数して、第１の単位時間情報である分情報、およ
び第２の単位時間情報である時情報を得るように
しているものである。 Then, this one second signal is sent to the unit storage units 11b, 11c, . . . of the shift register 11 and the adder circuit 1.
2 and a ROM 16 to obtain minute information, which is first unit time information, and hour information, which is second unit time information.

前記ROM２５からは、シフトレジスタ１１の
補正値記憶部αおよびβにそれぞれ対応するデイ
ジツトＤα１＋Ｄα２およびＤβ１＋Ｄβ２のタ
イミング信号、さらにこの記憶部α，βの下位桁
部を指定するデイジツトＤα１＋Ｄβ１のタイミ
ング信号、そして、シフトレジスタ１１の最後尾
のデイジツトDeに相当するタイミング信号を発
生し、このDeの信号はビツトカウンタ１９から
のＪ_E、発振器１５からの発振信号と共にアンド
回路２８に供給し、このアンド回路２８からはエ
ンドパルスＥ_pを取り出す。 From the ROM 25, timing signals of digits Dα1+Dα2 and Dβ1+Dβ2 corresponding to the correction value storage units α and β of the shift register 11, respectively, and timing signals of digits Dα1+Dβ1 specifying the lower digit parts of the storage units α and β, and A timing signal corresponding to the last digit De of the shift register 11 is generated, and this De signal is supplied to the AND circuit 28 together with J _E from the bit counter 19 and the oscillation signal from the oscillator 15. takes out the end pulse E _p .

また、ROM２５からのＤα１＋Ｄα２および
Ｄβ１＋Ｄβ２の記憶部α，βに対応するタイミ
ング信号は、それぞれアンド回路２９，３０に供
給する。このアンド回路２９，３０は、２進のバ
イナリカウンタ３１の出力およびこの出力の結合
されるインバータ３２の出力で、相反してゲート
制御されるもので、バイナリカウンタ３１は
ROM１６から取り出す第２の単位時間である１
時間毎のパルス１p/hの信号で反転駆動される。
すなわち、アンド回路２９，３０からは１時間毎
にデイジツトＤα１＋Ｄα２およびＤβ１＋Ｄβ
２のタイミングで交互に出力信号が得られ、この
出力信号はオア回路３３を介して加算回路１２に
減算設定指令（SUB）として供給する。また、
オア回路３３からの出力信号は、シフトレジスタ
１１からの出力信号と共にアンド回路３４に供給
するもので、このアンド回路３４からは、その時
バイナリカウンタ３１で指定された補正値記憶部
αあるいはβに数値の存在する時に、数有りをあ
らわす出力信号を発生し、フリツプフロツプ回路
３５をセツトする。そして、このフリツプフロツ
プ回路３５のセツト時出力信号はアンド回路３６
に供給する。このアンド回路３６には、さらにフ
リツプフロツプ回路３７のセツト時に信号の与え
られるもので、このフリツプフロツプ回路３７
は、ROM１６から得られる第１の単位時間であ
る１分毎のパルス1p／１ｍの信号でセツトされ
るもので、フリツプフロツプ回路３５と共に、
ROM２５からのデイジツトＤ１のタイミング信
号でリセツトされる。アンド回路３６からの出力
信号は、前記エンドパルスEpで１サイクルの間
読み出される遅延回路３８を介してアンド回路２
１，３９にゲート信号として与える。そして、ア
ンド回路２１には、前述した信号J₁の他にさらに
補正値記憶部α，βの下位デイジツトを指定する
信号Ｄα１，Ｄβ１を供給し、このアンド回路２
１からの信号はオア回路２２を介して加算回路１
２に供給する。また、アンド回路３９には、
ROM２５からのデイジツトＤ１の信号およびビ
ツトカウンタ１９からの信号Ｊ_Eを供給し、その
出力信号はシフト記憶部１３に「２」のプリセツ
ト指令として供給する。 Furthermore, timing signals corresponding to the storage sections α and β of Dα1+Dα2 and Dβ1+Dβ2 from the ROM 25 are supplied to AND circuits 29 and 30, respectively. The AND circuits 29 and 30 are gate-controlled by the output of the binary counter 31 and the output of the inverter 32 to which this output is coupled, and the binary counter 31 is
1 which is the second unit time taken out from ROM16
It is invertedly driven by a pulse signal of 1 p/h every time.
That is, the AND circuits 29 and 30 output digits Dα1+Dα2 and Dβ1+Dβ every hour.
Output signals are obtained alternately at timing 2, and these output signals are supplied to the adder circuit 12 via the OR circuit 33 as a subtraction setting command (SUB). Also,
The output signal from the OR circuit 33 is supplied to the AND circuit 34 together with the output signal from the shift register 11, and from this AND circuit 34, a numerical value is stored in the correction value storage section α or β designated by the binary counter 31 at that time. When the number is present, an output signal indicating the presence of a number is generated and the flip-flop circuit 35 is set. The output signal of this flip-flop circuit 35 at the time of setting is sent to an AND circuit 36.
supply to. This AND circuit 36 is further supplied with a signal when the flip-flop circuit 37 is set.
is set by a signal of pulse 1p/1m every minute, which is the first unit time, obtained from the ROM 16, and together with the flip-flop circuit 35,
It is reset by the timing signal of digit D1 from ROM25. The output signal from the AND circuit 36 is sent to the AND circuit 36 via a delay circuit 38 which is read out for one cycle by the end pulse Ep.
1, 39 as a gate signal. In addition to the signal _J1 described above, the AND circuit 21 is further supplied with signals Dα1 and Dβ1 that designate the lower digits of the correction value storage units α and β.
The signal from 1 is sent to adder circuit 1 via OR circuit 22.
Supply to 2. In addition, the AND circuit 39 has
The digit D1 signal from the ROM 25 and the signal J _E from the bit counter 19 are supplied, and the output signal thereof is supplied to the shift storage section 13 as a preset command of "2".

第３図は、上記実施例の加算回路１２の具体的
構成例を示したもので、シフトレジスタ１１から
のシフト出力Ａおよびオア回路２２からの出力Ｂ
をそれぞれアンド回路４０，４１に加えると共
に、信号ＢおよびＡの供給されるインバータ４
２，４３で各々アンド回路４０，４１をゲート制
御するように構成された排他的論理和回路１２ａ
によつてビツトの加算動作を行ないオア回路４５
を介して出力Ｃを得るようにする。また、信号
Ａ，Ｂをアンド回路４４に供給し、Ａ，Ｂ共に
「１」である時にオア回路４６を介して上位桁に
「＋１」情報として供給するキヤリー信号を得る
ようにする。この場合、減算指令（SUB）を与
えられるので、インバータ４７によつて減算指令
の無いことを条件付ける。またアンド回路４１の
出力は減算指令（SUB）と共にアンド回路４８
に供給し、この時はオア回路４６を介して減算時
のボロー信号が得られるようにしてなる。 FIG. 3 shows a specific configuration example of the adder circuit 12 of the above embodiment, in which the shift output A from the shift register 11 and the output B from the OR circuit 22 are shown.
are added to the AND circuits 40 and 41, respectively, and the inverter 4 to which the signals B and A are supplied
Exclusive OR circuit 12a configured to gate control AND circuits 40 and 41 at 2 and 43, respectively.
The bit addition operation is performed by the OR circuit 45.
The output C is obtained through the . Further, the signals A and B are supplied to the AND circuit 44, and when both A and B are "1", a carry signal is obtained which is supplied to the upper digit as "+1" information via the OR circuit 46. In this case, since a subtraction command (SUB) is given, the inverter 47 sets a condition that there is no subtraction command. Also, the output of the AND circuit 41 is sent to the AND circuit 48 along with the subtraction command (SUB).
At this time, a borrow signal at the time of subtraction is obtained via the OR circuit 46.

第４図はシフト記憶部１３の構成例を示し、そ
れぞれ１ビツトの記憶素子４９ａ〜４９ｄを有
し、それぞれ基準発振器１５からの発振クロツク
信号でシフト駆動されるようにしてなる。そし
て、この記憶素子４９ａ〜４９ｄの入力信号は、
それぞれアンド回路５０ａ〜５０ｄおよびオア回
路５１ａ〜５１ｄを直列に介して直列的に供給さ
れるようにしてなり、オア回路５１ａ〜５１ｄに
は数値「２」のコード発生回路５２からの４ビツ
トのコード信号「0010」をそれぞれ供給する。ま
た、外部から結合されるクリヤー指令およびプリ
セツト指令はオア回路５３に供給し、このオア回
路５３からの出力信号は、インバータ５４を介し
てアンド回路５０ａ〜５０ｄにゲート信号として
供給する。そして、プリセツト指令は、さらにコ
ード発生回路５２に対してコード発生指令として
供給する。 FIG. 4 shows an example of the structure of the shift storage section 13, which has 1-bit storage elements 49a to 49d, each of which is shifted and driven by an oscillation clock signal from the reference oscillator 15. The input signals of the memory elements 49a to 49d are as follows.
They are supplied in series through AND circuits 50a to 50d and OR circuits 51a to 51d, respectively, and the OR circuits 51a to 51d receive a 4-bit code from the code generation circuit 52 with the numerical value "2". The signal "0010" is supplied respectively. Further, a clear command and a preset command coupled from the outside are supplied to an OR circuit 53, and an output signal from this OR circuit 53 is supplied via an inverter 54 to AND circuits 50a to 50d as gate signals. The preset command is further supplied to the code generation circuit 52 as a code generation command.

すなわち、クリヤー指令の供給された時には、
アンド回路５０ａ〜５０ｄのゲートが閉じられる
ので、記憶素子４９ａ〜４９ｄ部には全て「０」
のビツトが伝達される状態となり、そのクリヤー
指令に対応するデイジツトは「０」にされる。ま
た、プリセツト指令が供給された時には、同じく
アンド回路５０ａ〜５０ｄのゲートが閉じられ
て、記憶素子４９ａ〜４９ｄの内容はコード発生
回路５２で発生される数値「２」のコードにプリ
セツトされるものであり、このような指令の存在
しない時は、加算回路１２からシフトされる情報
をそのままシフト出力するものである。 That is, when the clear command is supplied,
Since the gates of the AND circuits 50a to 50d are closed, all "0" is stored in the memory elements 49a to 49d.
bit is transmitted, and the digit corresponding to the clear command is set to "0". Furthermore, when a preset command is supplied, the gates of the AND circuits 50a to 50d are similarly closed, and the contents of the memory elements 49a to 49d are preset to the code of numerical value "2" generated by the code generation circuit 52. When such a command does not exist, the information shifted from the adder circuit 12 is shifted and output as is.

すなわち、上記のように構成される電子時計に
あつては、基準発振器１５からの発振クロツク信
号によつてシフトレジスタ１１がシフト駆動さ
れ、その記憶情報は加算回路１２、シフト記憶回
路１３を介してシフト循環される。このシフト循
環に際しては、シフトレジスタ１１からシフト記
憶部１３にシフトされる情報のデイジツトは、桁
カウンタ２４で計数されているものであり、また
そのデイジツトの内容はROM１６で検知され、
各デイジツトを構成するビツト出力タイミングは
ビツトカウンタ１９で計数検知されている。そし
て、シフトレジスタ１１の情報のシフト循環の各
サイクルにおいて、ROM２５からのサイクル数
記憶部１１ａのデイジツトＤ１に対応して出力信
号が発生され、その先頭ビツトJ₁に対応してアン
ド回路２０から出力信号が発生されて、加算回路
１２に「１」の情報を結合する。この場合減算指
令（SUB）は存在しないので、加算回路１２に
おいてサイクル数記憶部１１ａに対して、各シフ
トサイクル毎に「１」を加算するようになり、そ
のサイクル数を計数記憶するようになる。そし
て、前述したようにROM１６でデイジツトとそ
の対応デイジツトの計数値との関係で得られるキ
ヤリー条件信号により、各単位記憶部１１ｂ，１
１ｃ………を計数することにより、計時計数動作
が行なわれ、表示装置１８で時刻表示されるよう
になるものである。 That is, in the electronic timepiece configured as described above, the shift register 11 is shifted by the oscillation clock signal from the reference oscillator 15, and the stored information is transferred via the adder circuit 12 and the shift storage circuit 13. Shifts are cycled. During this shift circulation, the digits of information shifted from the shift register 11 to the shift storage section 13 are counted by the digit counter 24, and the contents of the digits are detected by the ROM 16.
The bit output timing constituting each digit is counted and detected by a bit counter 19. Then, in each cycle of shift circulation of the information in the shift register 11, an output signal is generated corresponding to the digit D1 of the cycle number storage section 11a from the ROM 25, and an output signal is generated from the AND circuit 20 in response to the first bit _J1. A signal is generated to couple "1" information to the adder circuit 12. In this case, since there is no subtraction command (SUB), the adder circuit 12 adds "1" to the cycle number storage section 11a for each shift cycle, and the number of cycles is counted and stored. . As described above, each unit storage section 11b,
By counting 1c..., a counting operation is performed and the time is displayed on the display device 18.

ここで、基準発振器１５の発振周波数が正確に
標準周波数と一致していれば、上記のようなあら
かじめ定められた計時動作のみで正確な刻時動作
が行なわれる。しかし、実際には基準発振器１５
の発振周波数と標準周波数との間には誤差があ
り、この誤差分を修正するために、従来において
はトリマコンデンサの調整等の手段がとられてい
るものである。 Here, if the oscillation frequency of the reference oscillator 15 accurately matches the standard frequency, accurate timing operation can be performed only by the predetermined timing operation as described above. However, in reality, the reference oscillator 15
There is an error between the oscillation frequency and the standard frequency, and in order to correct this error, conventional methods such as adjusting the trimmer capacitor have been taken.

これに対して、上記実施例に示した電子時計に
あつては、基準発振器１５の発振周波数の調節は
行なわずに、シフトレジスタ１１に設定される最
小単位の「秒」の単位計数記憶部１１ｂに対する
サイクル数記憶部１１ａからの桁上げキヤリー発
生条件を変更して、終局的に計時動作が正確に実
行されるようにする。 On the other hand, in the electronic timepiece shown in the above embodiment, the oscillation frequency of the reference oscillator 15 is not adjusted, and the unit count storage unit 11b of the minimum unit "second" is set in the shift register 11. The carry generation conditions from the cycle number storage unit 11a are changed so that the timing operation is ultimately executed accurately.

具体的には、例えば基準発振器１５の発振周波
数が、標準周波数より少ない方向に誤差が生じて
いるように、基準発振器１５を偏倚設定して、サ
イクル数記憶部１１ａの上記桁へのキヤリー発生
条件「256」を減ずるように制御するものであ
る。この場合、上記キヤリー発生条件の修正変更
を一括して行なつたのでは、その時の計時動作が
不自然となるものであるため、例えば１秒間のサ
イクル数「2⁸＝256」を１分毎に１つづつ減ずる
ようにするものである。 Specifically, for example, the reference oscillator 15 is biased so that the oscillation frequency of the reference oscillator 15 has an error in a direction smaller than the standard frequency, and the carry occurrence condition for the above-mentioned digit in the cycle number storage unit 11a is set. It is controlled so that "256" is decreased. In this case, if the above-mentioned carry occurrence conditions are corrected and changed all at once, the ^timing operation at that time will be unnatural. The number is decreased by one.

すなわち、この場合にはシフトレジスタ１１は
１秒間に「2⁸＝256サイクル」循環するもので、
１分間には「（2⁸×60）サイクル」循環するもの
であるが、この１分間のサイクル数を「（2⁸×
60）」あるいは「｛（2⁸×60）−１｝」のいずれかに
選択設定するようにする。 In other words, in this case, the shift register 11 circulates "2 ⁸ = 256 cycles" per second,
``(2 <sup>8</sup> × 60) cycles'' circulate in 1 minute, and the number of cycles in 1 minute is ``(2 ^{8 × 60} )''.
60)” or “{(2 ⁸ × 60) − 1}”.

したがつて、１時間は 〔｛（2⁸×60）−１｝ｘ＋（2⁸×60）（60 −ｘ）〕サイクル で計測されるようになる。尚ここで１時間は60分
であるので60≧ｘ≧０である。 Therefore, one hour is measured in [{(2 ⁸ × 60) − 1} x + (2 ⁸ × 60) (60 − x)] cycles. Note that since one hour is 60 minutes, 60≧x≧0.

ここで、シフトレジスタ１１の１サイクルは1/
２^８（秒）であるから、上式において「ｘ＝１」と
すると１時間にシフトレジスタの１サイクル分の
時間が短縮補正されるもので、その補正量は下式
のようになる。 Here, one cycle of the shift register 11 is 1/
2 ⁸ (seconds), so if x=1 in the above equation, the time equivalent to one cycle of the shift register is shortened in one hour, and the amount of correction is as shown in the equation below.

24×１／２^８＝24×0.0039062＝0.09375秒／日 ＝2.8125秒／月 又、「ｘ＝60」とすると 24×１／２_８×60＝5.53125秒／日＝165.9375秒／月 すなわち、月当り2.8秒〜166秒程度の計時補正
が行なわれるようになる。尚、通常の発振器であ
るならば、発振周波数の誤差は非常に小さいので
充分この誤差範囲に入るものである。 24 x 1/2 ⁸ = 24 x 0.0039062 = 0.09375 seconds/day = 2.8125 seconds/month Also, if "x = 60", 24 x 1/2 ₈ x 60 = 5.53125 seconds/day = 165.9375 seconds/month In other words, month Timing correction will be made from 2.8 seconds to 166 seconds per hit. It should be noted that if it is a normal oscillator, the error in the oscillation frequency is very small and is well within this error range.

そこで、上記実施例に示した電子時計にあつて
は、あらかじめ発振器の誤差を計測し上記「ｘ」
の値をシフトレジスタ１１の補正値記憶部αある
いはβに、オア回路１４を介して必要に応じてそ
の時にシフトレジスタの他の部分に設定すべき時
刻等の情報とともに書き込み設定するものであ
る。 Therefore, in the electronic clock shown in the above embodiment, the error of the oscillator is measured in advance and the above "x" is
The value is written and set in the correction value storage section α or β of the shift register 11 via the OR circuit 14 together with information such as time to be set in other parts of the shift register at that time.

例えば、補正値記憶部αに「ｘ」の値を書き込
んだとすると、初期状態でバイナリカウンタ３１
の出力を「０」となるように設定する。 For example, if the value "x" is written in the correction value storage section α, the binary counter 31
Set the output to be "0".

このようにして補正値ｘが書き込み記憶される
と、第２の単位時間である１時間毎に第１の単位
時間である１分間隔でｘ個の補正タイミングの設
定が行われる。すなわち、シフトレジスタ１１の
シフト循環サイクル毎にROM２５から補正値記
憶部α，βのデイジツトを指定する「Ｄα１＋Ｄ
α２」および「Ｄβ１＋Ｄβ２」のタイミング信
号が発生されるもので、この時バイナリカウンタ
３１の出力が「０」であるため、アンド回路２
９、オア回路３３を介して、デイジツトＤα１お
よびＤα２がシフトレジスタ１１からシフト出力
されるタイミングに合わせて信号が発生される。
そして、このオア回路３３からの出力信号は加算
回路１２に減算指令を与えるとともに、シフトレ
ジスタ１１の補正値記憶部αに数値の存在する時
にアンド回路３４の出力でフリツプフロツプ回路
３５をセツトする。また、フリツプフロツプ回路
３７は、ROM１６から１分経過毎に発生される
信号でセツトされるものであり、フリツプフロツ
プ回路３５，３７の両者のセツト状態でアンド回
路３６から出力が発生し、次のエンドパルスＥ_P
の発生に対応して遅延回路３８から１サイクルの
間アンド回路２１，３９にゲート信号を与えるよ
うになる。したがつて、シフトレジスタ１１の次
のシフトサイクルのデイジツトＤα１の第１ビツ
トJ₁のタイミングでアンド回路２１からオア回路
２２を介して加算回路１２に信号を与える。この
時デイジツトＤα１のタイミング信号によつてオ
ア回路３３を介して加算回路１２に減算指令
（SUB）が与えられているので、加算回路１２で
はシフトレジスタ１１に記憶設定された補正値記
憶部αの下位桁のデイジツトＤα１の計時記憶値
を「１」減算するようになる。 When the correction value x is written and stored in this manner, x correction timings are set at intervals of one minute, which is the first unit time, every hour, which is the second unit time. That is, "Dα1+D" which specifies the digits of the correction value storage sections α and β from the ROM 25 every shift circulation cycle of the shift register 11.
α2” and “Dβ1+Dβ2” timing signals are generated, and since the output of the binary counter 31 is “0” at this time, the AND circuit 2
9. A signal is generated via the OR circuit 33 in synchronization with the timing at which the digits Dα1 and Dα2 are shifted out from the shift register 11.
The output signal from the OR circuit 33 gives a subtraction command to the adder circuit 12, and when a numerical value exists in the correction value storage section α of the shift register 11, the flip-flop circuit 35 is set by the output of the AND circuit 34. Furthermore, the flip-flop circuit 37 is set by a signal generated from the ROM 16 every minute, and when both the flip-flop circuits 35 and 37 are set, the AND circuit 36 generates an output, and the next end pulse is generated. E _P
In response to the occurrence of the delay circuit 38, a gate signal is applied to the AND circuits 21 and 39 for one cycle. Therefore, a signal is applied from the AND circuit 21 to the adder circuit ₁₂ via the OR circuit 22 at the timing of the first bit J1 of the digit Dα1 in the next shift cycle of the shift register 11. At this time, since a subtraction command (SUB) is given to the adder circuit 12 via the OR circuit 33 by the timing signal of the digit Dα1, the adder circuit 12 inputs the correction value storage section α stored in the shift register 11. The time measurement memory value of the lower digit Dα1 is subtracted by "1".

また、他の補正値記憶部βを指定するＤβ１の
タイミングにおいてもアンド回路２１から出力が
発生する。この時、オア回路３３からは出力が存
在しないものであるため、加算回路１２において
補正値記憶部βに「１」を加算するようになる。
すなわち、記憶部αから「１」を減算し且つ記憶
部βに「１」を加算する作業をする。 Further, an output is generated from the AND circuit 21 also at the timing Dβ1 which specifies another correction value storage unit β. At this time, since there is no output from the OR circuit 33, the addition circuit 12 adds "1" to the correction value storage section β.
That is, it subtracts "1" from the storage section α and adds "1" to the storage section β.

さらに、遅延回路３８の出力はアンド回路３９
にゲート指令を与えているものであり、したがつ
て、アンド回路３９からはデイジツト単位Ｄ１の
タイミングで且つビツトＪ_Eに対応して出力信号
が発生され、この出力信号がシフト記憶部１３の
オア回路５１ａ〜５１ｄとコード発生回路５２と
によつて構成される補正手段の上記コード発生回
路５２に供給され、サイクル数記憶部１１ａの計
数値を補正する。 Furthermore, the output of the delay circuit 38 is output from the AND circuit 39.
Therefore, an output signal is generated from the AND circuit 39 at the timing of the digit unit D1 and in response to the bit _JE . The signal is supplied to the code generation circuit 52 of the correction means constituted by circuits 51a to 51d and the code generation circuit 52, and corrects the count value of the cycle number storage section 11a.

この場合、ROM１６から発生される１p/mの
信号が「分」単位の歩進に同期して発生されるも
のとし、この１p/mの信号によりセツトされる
フリツプフロツプ回路３７からの信号に対応して
アンド回路３９から出力信号の得られる時は、１
p/mの信号が発生して、すなわちサイクル数記
憶部１１ａから上位に歩進信号を出して「０」に
クリヤーされてから１サイクル後であるため、そ
の時のシフト記憶部１３にあるデイジツトＤ１の
記憶計数値は「１」である。したがつて、アンド
回路３９からの信号でデイジツトＤ１を「２」に
プリセツトすることにより、シフトレジスタ１３
のシフトサイクルを計数することなく、その記憶
サイクル数を「１」歩進するようになり、実質的
に（2⁸−１）サイクルで「秒」を歩進するように
される。そして、このデイジツトＤ１のタイミン
グでフリツプフロツプ回路３５，３７をリセツト
し、次にROM１６から１p/mの信号が発生され
るまで上記のサイクル数補正動作を禁止する。 In this case, it is assumed that a 1 p/m signal is generated from the ROM 16 in synchronization with the minute step, and corresponds to the signal from the flip-flop circuit 37 that is set by this 1 p/m signal. When the output signal is obtained from the AND circuit 39, 1
Since it is one cycle after the p/m signal is generated, that is, the step signal is output from the cycle number storage section 11a to the upper level and cleared to "0", the digit D1 in the shift storage section 13 at that time is The memory count value of is "1". Therefore, by presetting the digit D1 to "2" with the signal from the AND circuit 39, the shift register 13
The number of memory cycles is incremented by "1" without counting the shift cycles of "1", and "second" is incremented by (2 ⁸ -1) cycles. Then, the flip-flop circuits 35 and 37 are reset at the timing of this digit D1, and the above cycle number correction operation is prohibited until the next signal of 1 p/m is generated from the ROM 16.

すなわち、１分間を｛（2⁸×60）−１｝で計測す
るようになる。そして、このような動作は補正値
記憶部αに数値が存在する間、１分毎に繰り返し
行なわれるもので、この記憶部αに書き込んだ補
正量ｘに相当するサイクル数が減じられるように
なり、記憶部αの数値が「０」となつた時に補正
値記憶部βに「ｘ」が計数設定されるようにな
る。すなわち、バイナリカウンタ３１の出力が
「０」である１時間が前述した 〔｛（2⁸×60）−１｝ｘ＋（2⁸×60）（60 −ｘ）〕サイクル で計時計測されるものである。 In other words, one minute is measured by {(2 ⁸ × 60) - 1}. Such an operation is repeated every minute while the value exists in the correction value storage section α, and the number of cycles corresponding to the correction amount x written in this storage section α is reduced. , when the numerical value in the storage section α becomes "0", "x" is counted and set in the correction value storage section β. In other words, one hour in which the output of the binary counter 31 is "0" is measured in the above-mentioned [{(2 ⁸ × 60) - 1}x + (2 ⁸ × 60) (60 - x)] cycle. be.

そして、次にROM１６から例えば次の１時間
の頭に１p/hの出力信号が発生されると、バイナ
リカウンタ３１は反転され、その出力が「１」と
なつて、アンド回路３０にゲート信号を与えるよ
うになる。すなわち、シフトレジスタ１１の補正
値記憶部βが指定され、上記同様にして１分毎に
記憶部βが「１」減算され、記憶部αに「１」を
加算するようになるもので、この時この減算及び
加算に伴ないシフト記憶部１３でデイジツトＤ１
に対応してサイクル数記憶部１１ｂの記憶計数値
をシフトサイクルに関係なく「１」歩進するよう
にプリセツトするようになる。 Then, when an output signal of 1 p/h is generated from the ROM 16 at the beginning of the next hour, for example, the binary counter 31 is inverted, its output becomes "1", and a gate signal is sent to the AND circuit 30. Start giving. That is, the correction value storage section β of the shift register 11 is specified, and in the same manner as described above, "1" is subtracted from the storage section β every minute, and "1" is added to the storage section α. During this subtraction and addition, the shift storage section 13 stores the digit D1.
Correspondingly, the stored count value of the cycle number storage section 11b is preset to increment by "1" regardless of the shift cycle.

すなわち、１時間単位でサイクル数ｘを規定値
から減らすようになるもので、このサイクル数減
算補正によつて、基準発振器１５の発振周波数の
標準周波数との誤差分を補償し、正確な計時計数
動作が継続されるようにするものである。 In other words, the number of cycles x is reduced from the specified value in units of one hour, and this cycle number subtraction correction compensates for the error between the oscillation frequency of the reference oscillator 15 and the standard frequency, thereby ensuring accurate timekeeping. This allows several operations to continue.

上記実施例では、補正サイクル数ｘを設定し且
つ１分単位でサイクル数を１つづつｘ回減ずるた
めに、２つの補正値記憶部α，βをシフトレジス
タ１１内に設定し、上記サイクル数減算動作に伴
ない記憶部α，βの一方を減じ、他方を加算する
ことによつて、「ｘ」が常に記憶保持させるよう
にした。しかし、この補正量ｘの値は特にシフト
レジスタ１１を使用することなく、例えば第５図
に示すように記憶装置５５にプリセツト記憶させ
るようにしてもよい。そして、この場合には、例
えば１時間毎に１p/hの信号で記憶装置５５の補
正量ｘをカウンタ５６にシフト記憶させ、このカ
ウンタ５６に数値の存在する間、１p/mの信号
でアンド回路５７からサイクル数記憶部１１ｂの
デイジツトＤ１に対するプリセツト補正指令を出
すようにする。この場合、上記カウンタ５６は、
デイジツトＤ１の補正プリセツト毎にダウンカウ
ントし、１分毎にｘ回の前実施例と同様なサイク
ル数補正動作が行ない得るようにするものであ
る。５８はカウンタ５６の数値有りを検知するデ
コーダである。 In the above embodiment, in order to set the number of correction cycles x and reduce the number of cycles by 1 x times in units of 1 minute, two correction value storage units α and β are set in the shift register 11, and the number of cycles is By subtracting one of the storage sections α and β and adding the other in accordance with the subtraction operation, "x" is always stored and retained. However, the value of this correction amount x may be preset stored in the storage device 55, for example, as shown in FIG. 5, without using the shift register 11. In this case, for example, the correction amount x in the storage device 55 is shifted and stored in the counter 56 using a 1 p/h signal every hour, and while the counter 56 has a value, the correction amount x is shifted and stored using a 1 p/m signal. A preset correction command is issued from the circuit 57 to the digit D1 of the cycle number storage section 11b. In this case, the counter 56 is
The digit D1 is counted down every time the correction preset is set, so that the same cycle number correction operation as in the previous embodiment can be performed x times every minute. 58 is a decoder that detects whether the counter 56 has a numerical value.

以上の実施例では基準発振器１５を遅れ側に偏
倚設定し、シフトレジスタ１１のサイクル数を減
ずることによつて刻時動作の微調整を行なうよう
にした。しかし、これは全く逆に設定し、補正量
ｘに応じてサイクル数記憶部１１ａの規定サイク
ル数を増加させるようにしても同様に実施し得る
ものであり、また補正量ｘに正、負の判別要素を
付加することによつて、サイクル数補正制御を
正、あるいは負方向に任意行ない得るようにする
ことも可能であることはもちろんである。 In the embodiments described above, the reference oscillator 15 is biased to the delay side and the number of cycles of the shift register 11 is reduced, thereby finely adjusting the timing operation. However, this can be implemented in the same way even if the setting is completely reversed and the specified number of cycles in the cycle number storage section 11a is increased according to the correction amount x. Of course, by adding a discrimination element, it is also possible to arbitrarily perform cycle number correction control in the positive or negative direction.

また、シフトレジスタ１１の１秒間を計測する
サイクル数を補正するように説明したが、これは
もちろん１秒間を計測するサイクル数の補正に限
定されるものでないものである。さらに補正周期
も１時間単位で１分毎にサイクル数１個づつ補正
するようにして示したが、もちろんこの周期は任
意設定できるもので、例えば１日単位で補正量を
設定することもできる。そして、その補正タイミ
ングも１分毎ではなく、補正単位時間を補正量ｘ
に応じて分割したタイミングでサイクル数補正す
るようにしてもよいものである。 Furthermore, although the explanation has been made to correct the number of cycles for measuring one second of the shift register 11, this is of course not limited to correcting the number of cycles for measuring one second. Furthermore, although the correction period has been shown to be corrected by one cycle every minute in units of one hour, of course, this period can be set arbitrarily, and the amount of correction can also be set in units of one day, for example. And the correction timing is not every minute, but the correction unit time is the correction amount x
The number of cycles may be corrected at divided timings according to the timing.

その他、本発明は上述記載の事項に限らず、本
発明の要旨を逸脱しない範囲で種々の応用変更が
可能なことはもちろんである。 In addition, it goes without saying that the present invention is not limited to the matters described above, and can be modified in various ways without departing from the gist of the present invention.

以上のようにこの発明によれば、基準発振器の
発振周波数をトリマ調節等の手段によつて微調節
することなく、簡単に調節できるようになるもの
である。また、第２の単位時間（１時間）当りの
発振器の発振周波数と標準周波数との誤差に相当
する補正値ｘを記憶しておけば、第１の単位時間
（１分間）間隔でｍ回に分けて、秒以下の計数値
を補正できるようになるものであるから、誤差が
少ない状態である場合にあつても効果的に補正す
ることができ、しかも第１の単位時間毎にｍ回に
分けて補正しているものであるため、第２の単位
時間当りの誤差が徐々に補正できるようになり、
誤差の累積が少ない状態で正確な調整動作が実行
されるようになるものである。 As described above, according to the present invention, the oscillation frequency of the reference oscillator can be easily adjusted without finely adjusting it by means such as trimmer adjustment. In addition, if you memorize the correction value x corresponding to the error between the oscillation frequency of the oscillator per second unit time (1 hour) and the standard frequency, Since it is possible to correct the counted value of seconds or less separately, it can be effectively corrected even when the error is small, and moreover, it can be corrected m times for each first unit time. Since it is corrected separately, the error per second unit time can be gradually corrected.
Accurate adjustment operations can be performed with little accumulation of errors.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例に係る電子時計を
説明する構成図、第２図は上記時計に使用される
シフトレジスタの記憶内容を説明する図、第３図
および第４図はそれぞれ上記実施例の加算回路お
よびシフト記憶部の構成例を示す図、第５図はこ
の発明の他の実施例を説明する図である。 １１……シフトレジスタ、１２……加算回路、
１３……シフト記憶部、１５……基準信号発生
器、１６，２５……ROM、１８……表示装置、
１９……ビツトカウンタ、２４……桁カウンタ、
３１……バイナリカウンタ、３５，３７……フリ
ツプフロツプ回路。 FIG. 1 is a configuration diagram illustrating an electronic timepiece according to an embodiment of the present invention, FIG. 2 is a diagram illustrating the memory contents of a shift register used in the above-mentioned timepiece, and FIGS. 3 and 4 are respectively the above-mentioned FIG. 5 is a diagram illustrating an example of the configuration of an adder circuit and a shift storage section according to an embodiment. FIG. 5 is a diagram illustrating another embodiment of the present invention. 11...shift register, 12...addition circuit,
13...Shift storage unit, 15...Reference signal generator, 16, 25...ROM, 18...Display device,
19...bit counter, 24...digit counter,
31...Binary counter, 35, 37...Flip-flop circuit.

Claims (1)

【特許請求の範囲】[Claims] １ 基準発振器と、この基準発振器の発振信号に
基づく信号を計数して１秒信号を得る計数手段
と、この計数手段で得られる１秒信号を計数して
第１の単位時間情報および第２の単位時間情報を
得る計時計数手段と、上記第２の単位時間当りの
上記基準発振器の発振周波数と標準発振周波数と
の誤差によつて生ずる上記計数手段の誤差分に相
当する補正値ｘを書き込み記憶する手段と、上記
第２の単位時間毎に上記第１の時間間隔でｘ個の
補正タイミングを設定する手段と、この手段で設
定された補正タイミング毎に前記計数手段で計数
される秒以下の計数値を補正する手段とからなる
ことを特徴とする電子時計。1. A reference oscillator, a counting means for counting signals based on the oscillation signal of the reference oscillator to obtain a one-second signal, and counting the one-second signal obtained by this counting means to obtain first unit time information and second unit time information. writing a correction value x corresponding to an error of the counting means caused by an error between the oscillation frequency of the reference oscillator and the standard oscillation frequency per unit time of the second unit time; means for storing, means for setting x correction timings at the first time interval for each second unit time, and seconds or less counted by the counting means for each correction timing set by the means; An electronic timepiece characterized by comprising: means for correcting the count value of.