JPS613391A - Input buffer circuit - Google Patents
Input buffer circuitInfo
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- JPS613391A JPS613391A JP59124133A JP12413384A JPS613391A JP S613391 A JPS613391 A JP S613391A JP 59124133 A JP59124133 A JP 59124133A JP 12413384 A JP12413384 A JP 12413384A JP S613391 A JPS613391 A JP S613391A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は人ツノバッファ回路、とくに複数個のデツプイ
ネーブル信号端子を有し相補形半導体集積回路化された
入力バッファ回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a human horn buffer circuit, and particularly to an input buffer circuit having a plurality of deep enable signal terminals and implemented as a complementary semiconductor integrated circuit.
従来の入力バッファ回路を第１図、第２図に示す。第１
図において、＾１は通常のＣＭＯＳインハークで構成さ
れた入力バッファ回路、峙〜Ａｎば相補形ＮＯＲ回路で
構成された入力ハノファ回路、ＰＴＩＩおよびＮＴＩＩ
は入力バッファ回路ＡＩを構成するＰ型ＭＯＳトランジ
スタおよびＮ型Ｍｏｓ＋・ランジスク、ＰＴ２］、 Ｐ
Ｔ２２およびＮＴ２１． ＮＴ２２は入力ハノファ回路
舷を構成するＰ型Ｍｏｓ＋−ランジスタおよびＮ型ＭＯ
３＋−ランジスタ、ＰＴｎｌ、ＰＴｎ２およびＮＴｎｌ
、 ＮＴｎ２は入力バッファ回路静を構成する［）型Ｍ
ＯＳトランジスタおよびＮ型ＭＯ５）ランジスタ、ＴＩ
はチップイネーブル信号面が入力される入力端子、Ｔ２
はチップイネーブル信号面が人力される入力端子、Ｔｎ
は千ツブイネーブル信号ＣＩｉｎが入力される入力端子
、ＢはＮＡＮＤ回路である。Conventional input buffer circuits are shown in FIGS. 1 and 2. 1st
In the figure, ^1 is an input buffer circuit composed of a normal CMOS ink circuit, and An is an input Hanofa circuit composed of a complementary NOR circuit, PTII and NTII.
are a P-type MOS transistor and an N-type Mos+ Ranjisk that constitute the input buffer circuit AI, PT2], P
T22 and NT21. NT22 is a P-type Mos + - transistor and an N-type MO that constitute the input Hanofa circuit board.
3+- transistors, PTnl, PTn2 and NTnl
, NTn2 constitutes the input buffer circuit static [) type M
OS transistor and N-type MO5) transistor, TI
is the input terminal where the chip enable signal plane is input, T2
is the input terminal to which the chip enable signal plane is manually input, Tn
is an input terminal to which the thousand-tub enable signal CIin is input, and B is a NAND circuit.
次に」二記のように構成され４入力バッファ回路の動作
について説明する。いずれかのチップイネーブル信号例
えば■が［■］」になると、ＰＴ２１はオフとなりＮＴ
２１はオンとなるので、入力バノファ回路舷は、電流経
路がカットされるとともに出力レベルがアースレベルと
なる。入力バッファ回路＾２の出力レベルがアースレベ
ルとなると、ＮＡＮＤ回路Ｂの出力レベルが「１１」と
なる。すなわち、入力バッファ回路を除いて、全ての電
流経路が断たれるため、電源電流が殆んど流れないスタ
ンバイ状態となる。入カバ・７フア回路八１〜／Ｉｎは
、ＴＴＬレヘレベ信号をＭＯＳレベルの信号に変えるた
め、入力バッファ回路のしきい値がちょうどＴＴｌ、レ
ベルの「１（」とｒ Ｌ Ｊの中間付近（約１．５ν）
になるようにＮ型ＭＯＳトランジスタとＰ型ＭＯＳトラ
ンジスタの相互コンダクタンスの比が適当な値に定めら
れている。Next, the operation of the four-input buffer circuit configured as described in Section 2 will be explained. When any chip enable signal, for example ■ becomes [■]'', PT21 turns off and NT
21 is turned on, the current path on the side of the input vanofer circuit is cut, and the output level becomes the ground level. When the output level of the input buffer circuit ^2 becomes the ground level, the output level of the NAND circuit B becomes "11". That is, all current paths except for the input buffer circuit are cut off, resulting in a standby state in which almost no power supply current flows. The input buffer circuit 81~/In converts the TTL level signal into a MOS level signal, so the threshold value of the input buffer circuit is exactly TTl, which is around the middle between the level "1(" and r L J ( Approximately 1.5ν)
The ratio of mutual conductance between the N-type MOS transistor and the P-type MOS transistor is set to an appropriate value so that
従って入力ハノファ回路においては、ＴＴＬレヘレベ信
゛号が印加されると、Ｎ、型ＭＯ５Ｉ−ランジスタとＰ
型ＭＯＳトランジスタとがともにＱ７ｊｆｆ＋状態に゛
なるため貫通電流が流れる。そこでチップイネーブル信
号面を電？ＦＡ電圧（Ｖｅｒ）レベルにすると、その他
の入力バッファ回路の電＃経路も遮断されるため、電＃
、電流がゼロとなる完全なスタンバイ状態になる。しか
しチップイネーブル信−号田以外の信号で完全なスタン
バイ状態にするためには、ある１つの入力信′；３−
醋ｊ子を′市源電ｊ１−シ・ヘルにするとともに、その
他の人力（；′￥υ◇１１．１子を一１−スレヘＪｌ／
カミ源電圧しベルかのいずれかのレベルに固定する必
要がある。Therefore, in the input Hannover circuit, when a TTL level signal is applied, the N, type MO5I- transistor and P
Since both type MOS transistors enter the Q7jff+ state, a through current flows. Is the chip enable signal plane electrical? When the FA voltage (Ver) level is reached, the power paths of other input buffer circuits are also cut off, so the power
, it enters a complete standby state where the current is zero. However, in order to achieve a complete standby state using signals other than the chip enable signal field, one input signal;
In addition to converting the city power supply to the city power source, other human resources (;'￥υ◇11.
It is necessary to fix the source voltage to one of the levels.
第２図に示す入力ハノファ回路はこのような欠点を改善
するために考案されたものである。The input Hannover circuit shown in FIG. 2 was devised to improve these drawbacks.
第２図において、ＰＴ ｌ −ＰＴ ｎはｌ）型ＭＯＳ
トランジスタ、ＮＴ ｌ 〜ＮＴ ｎばＮ型ＭＯ５’ｌ
□ランジスタである。第２図の場合入力ハノファ回路は
、１つの相補形ＮＯＲ回路で構成されているので、いず
れか１つのチップイネーブル信号が電源電圧レベルにな
ると、他のチップイネーブル信号とは無関係に、完全な
スタンバイ状態となる。しかしいずれのチップイネーブ
ル信号に対しても入力バッファ回路のしきい値が等しく
なるように各Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトラ
ンジスタとの相互コンダクタンスの比を等しく設定して
いるため、全てのチップイネーブル信号を同時に変化さ
せると、全てのＭＯＳ）ランジスタが動作することによ
り、１つのチップイネーブル信号を単独で変化させたと
きに比べしきい値が低下すっという不具合を生しる。こ
のことを第３図に示す。第３図において、１は全てのデ
ツプイネーブル信号を同時に変化させたときの入力電圧
対出力電圧特性を示し、２は１つのチップイネーブル信
号を変化させたときの入ツノ電圧対出力電圧特性を示す
。なお入力ハノフプ回路を構成するＭＯＳ）ランジスタ
の入力において、ロジソクレベル「Ｈ」に対して要求さ
れる電圧値すなわぢＶ＋Ｈ（ｍｉｎ）は２．２ボルトで
あり、ロジノクレベルｒ Ｌ Ｊに対して要求される電
圧値すなわちＶ ＋ ｔ （ｍａｘ）は０．８ボルトで
ある。In Figure 2, PT l - PT n are l) type MOS
Transistor, NT l ~ NT n type MO5'l
□It is a transistor. In the case of Figure 2, the input Hannover circuit consists of one complementary NOR circuit, so when any one chip enable signal reaches the power supply voltage level, it enters complete standby regardless of the other chip enable signals. state. However, since the mutual conductance ratio of each N-type MOS transistor and P-type MOS transistor is set equal so that the threshold value of the input buffer circuit is the same for any chip enable signal, all chip enable signals If the signals are changed at the same time, all MOS transistors operate, resulting in a problem that the threshold value is lower than when only one chip enable signal is changed. This is shown in FIG. In Figure 3, 1 shows the input voltage vs. output voltage characteristics when all the deep enable signals are changed simultaneously, and 2 shows the input voltage vs. output voltage characteristics when one chip enable signal is changed. show. In addition, at the input of the MOS transistor constituting the input Hanoff circuit, the voltage value required for the logic level "H", i.e., V+H (min), is 2.2 volts, and the voltage value required for the logic level r L J is 2.2 volts. The voltage value V + t (max) is 0.8 volts.
従って第２図に示すような入力バッファ回路においてば
、しきい値が第３図に示すように変化するので、ロジノ
クレベルＩ’ Ｌ Ｊを「１．」と判断てきないという
ような不具合が起こり得る。Therefore, in the input buffer circuit as shown in Fig. 2, the threshold value changes as shown in Fig. 3, and a problem may occur where the logic level I' L J is not determined as "1." .
本発明は以上のような点に漏みてなされたものであり、
その目的とするところば、相補形半専体集積回路化され
複数のチップイネーブル信号を人力とする入力バッファ
回路において、任意の千ノブイネーブル信号を電源電圧
レベルにり、 ノコとき無条件に完全なスタンバイ状態
になるとともに、入カバノファ回路のしきい（直電圧が
他の千ノブイネーブル信号のレベルにより殆んど影響を
受りないような入力バッファ回路を捉供することにある
。The present invention has been made in view of the above points,
The purpose of this is to reduce any arbitrary knob enable signal to the power supply voltage level in an input buffer circuit that is made into a complementary semi-dedicated integrated circuit and uses multiple chip enable signals manually, so that it is completely The purpose of the present invention is to provide an input buffer circuit in which the threshold (direct voltage) of the input buffer circuit is hardly affected by the level of the other 1000-knob enable signal when the input buffer circuit enters the standby state.
このような目的を達成するために本発明は、７Ｍ数個の
Ｎ型ＭＯＳ）ランジスタとそれと同数の１〕型ＭＯ３Ｉ
−ランジスタとにより構成された相補形ＮＯＲ回路をＮ
型ＭＯＳ）ランジスクと同数備えるようにしたものであ
る。In order to achieve such an object, the present invention comprises several 7M N-type MOS) transistors and the same number of 1]-type MO3I transistors.
- Complementary NOR circuit composed of transistors
It is designed to have the same number of MOS (type MOS) run disks.
本発明を実施例に基づき詳細に説明する。 The present invention will be explained in detail based on examples.
第４図に本発明に係わる入力ハノファ回路の−・実施例
を示す。第４図において、ＣＩ、 Ｃｎは人力ハノファ
回路、ＰＴＩＩ−ＰＴｌｎ、 ＰＴｎｌ〜ＰＴｎｎはＰ
型ＭＯＳ、 ｌ・ランジスタ、ＮＴ１２〜ＮＴ１ｎ、
ＮＴｎｌ−ＮＴｎｎはＮ型ＭＯ３Ｉ−ランシスタ、Ｔｌ
ｌ 〜Ｔｌｎ、 Ｔｎｌ〜Ｔｎｎば入力端子である。第
４図において第２図と同一部分又は相等部分には同一符
号が付しである。FIG. 4 shows an embodiment of the input Hannover circuit according to the present invention. In Fig. 4, CI and Cn are human-powered Hannover circuits, PTII-PTln, and PTnl to PTnn are P
type MOS, l transistor, NT12~NT1n,
NTnl-NTnn is N-type MO3I-runsistor, Tl
l to Tln and Tnl to Tnn are input terminals. In FIG. 4, the same or equivalent parts as in FIG. 2 are given the same reference numerals.
本回路は第２図の従来例と同じく相補形ＮＯＲ回路で構
成されている。第２図の従来例では１つの相補形ＮＯＲ
回路で入力バッファ回路を構成しているのに対し、本回
路はチップイネーブル信号と同数個の相補形ＮＯＲ回路
で構成し、それらの出力信号のＮＡＮＤ論理をＮＡＮＤ
回路Ｂで得るようにしている。そのため各相補形ＮＯＲ
回路はそれぞれ異なるチップイネーブル信号に対してそ
のしきい値が最適になるよう設計できる。例えば入力ハ
ンファ回路Ｃ１においては、ＮＴＩＩとＰＴＩＩの相互
コンダクタンスの比は千ノブイネーブル信号面に対する
しきい値が最適になるように設定される。This circuit is composed of a complementary NOR circuit like the conventional example shown in FIG. In the conventional example shown in Fig. 2, one complementary NOR
In contrast to the circuit that constitutes an input buffer circuit, this circuit consists of the same number of complementary NOR circuits as the number of chip enable signals, and the NAND logic of these output signals is
I am trying to get it from circuit B. Therefore, each complementary NOR
The circuit can be designed to have an optimal threshold for different chip enable signals. For example, in the input Hampha circuit C1, the ratio of the NTII and PTII transconductances is set to optimize the threshold for the 1,000-knob enable signal plane.
ＰＴ１２〜ＰＴＩｎおよびＮＴ１２−ＮＴｌｎはスタン
バイ時の貫通電流を阻止するだめのＭＯＳ）ランジスタ
であ影響を与えないようにＰＴ１２〜ＰＴｌｎの相互コ
ンダクタンスはＰＴＩＩのそれより十分大きく、またＮ
Ｔ１２〜ＮＴ１ｎの相互コンダクタンスはＮＴＩＩのそ
れより十分小さく設定される。PT12 to PTIn and NT12 to NTln are MOS transistors that are used to prevent through current during standby, and the mutual conductance of PT12 to PTln is sufficiently larger than that of PTII to avoid any influence, and the N
The mutual conductance of T12 to NT1n is set to be sufficiently smaller than that of NTII.
第５図に本回路の入力電圧対出力電圧特性を示す。第５
図において第３図と同一部分又は相等部分には同一符号
が付しである。Figure 5 shows the input voltage versus output voltage characteristics of this circuit. Fifth
In the figure, the same or equivalent parts as in FIG. 3 are given the same reference numerals.
第５図に示されているように全てのシーソブイネーブル
信号を同時に変化さセたときも、しきい値が殆んど変わ
らない。他の入力バッファ回路も同様な動作をするので
、本回路は、デツプイネ−フル信号の入力条件に係わり
なく入力ハノファ回路のしきい値が一定で、かつ、いず
れか１つのチップイネーブル信号が電源電圧レベルにな
ると完全に電流の流れないスタンバイ状態になるという
効果を有する。Even when all the seesaw enable signals are changed simultaneously as shown in FIG. 5, the threshold value hardly changes. Since the other input buffer circuits operate in the same way, this circuit has the advantage that the threshold value of the input Hannover circuit is constant regardless of the input condition of the deep enable signal, and that any one chip enable signal is at the power supply voltage. When the voltage reaches this level, it has the effect of entering a standby state in which no current flows.
なお、上記実施例では豹給理のデツプイネーブル信号（
亜−口７」でチップがアクティブとなる）について説明
したが、正論理のチップイネ−フル信号に対しても応用
可能である。正論理の場合の回路を第６図に示す。第６
図に５おいて、ＤＩ、Ｄ２は相補形ＮＡＮＤ回路により
構成される入力バッファ回路、Ｅは相補形のＮＯＲ回路
である。In addition, in the above embodiment, the deep enable signal (
Although the description has been made regarding the case where the chip becomes active at "A-7", it can also be applied to a positive logic chip enable signal. FIG. 6 shows a circuit for positive logic. 6th
In FIG. 5, DI and D2 are input buffer circuits constituted by complementary NAND circuits, and E is a complementary NOR circuit.
正論理の回路はこのように構成されているので、負論理
の回路と同様な効果を有する。Since the positive logic circuit is configured in this way, it has the same effect as the negative logic circuit.
以上述べたように本発明は、全てのチップイネーブル信
号を入力とする相補形ＮＯＲ回路で構成された人力バノ
ファ回路を複数個備えることにより、各チップイネーブ
ル信号に対してしきい値が最適になるようにしたので、
全てのチップイネーブル信号を同時に変化させてもしき
い値の低下を招かず、また、いずれか１つのチップイネ
ーブル信号が電源電圧レベルになれば他のチップイネー
ブル信号のレベルには関係なく完全なスタンバイ状態に
できるという効果がある。As described above, the present invention optimizes the threshold value for each chip enable signal by providing a plurality of human-powered vanofer circuits configured with complementary NOR circuits that receive all chip enable signals as inputs. I did it like this,
Even if all chip enable signals are changed at the same time, the threshold value does not decrease, and if any one chip enable signal reaches the power supply voltage level, it is in a complete standby state regardless of the level of other chip enable signals. It has the effect of being able to
第１図および第２図は従来の入力ハノファ回。
路の回路図、第３図は第２図に示す入力バンファ回路に
おける入力電圧対出力電圧の特性図、第４図は本発明に
係わる入力バッファ回路の一実施例を示す回路図、第５
図はその入力バッファ回路における入力電圧対出力電圧
の特性図、第６図は他の実施例を示す回路図である。
１．２・・・・入力端子対出力電圧特性、ＣＩ、Ｃｎ、
旧、Ｄｎ・・・・入力バノファ回路、［３・・・・ＮＯ
Ｒ回路、Ｅ・＝ ・・ＮＡＮＤ回路、ＰＴＩＩ〜ＰＴ１
ｎ、ＰＴｎｌ〜ＰＴｎｎ・・・・Ｐ型ＭＯＳトランジス
タ、ＮＴ１２〜ＮＴ１ｎ、 ＮＴｎｌ−ＮＴｎｎ ・・
・・Ｎ型ＭＯ５＋・ランジスタ、Ｔｌｌ 〜Ｔｉｎ、Ｔ
ｎｌ〜Ｔｎｎ −−・−入力端子。Figures 1 and 2 are conventional input Hanofa circuits. 3 is a characteristic diagram of input voltage versus output voltage in the input buffer circuit shown in FIG. 2, FIG. 4 is a circuit diagram showing an embodiment of the input buffer circuit according to the present invention, and FIG.
The figure is a characteristic diagram of input voltage versus output voltage in the input buffer circuit, and FIG. 6 is a circuit diagram showing another embodiment. 1.2... Input terminal vs. output voltage characteristics, CI, Cn,
Old, Dn...Input Vanofer circuit, [3...NO
R circuit, E.=...NAND circuit, PTII~PT1
n, PTnl~PTnn...P-type MOS transistor, NT12~NT1n, NTnl-NTnn...
...N-type MO5+ transistor, Tll ~Tin, T
nl~Tnn --- Input terminal.
Claims (2)
号端子を有する入力バッファ回路において、複数個のチ
ップイネーブル信号を入力信号とする複数個の相補形Ｎ
ＯＲ回路を具備してなり、前記相補形ＮＯＲ回路は、複
数個のＮ型ＭＯＳトランジスタからなる並列接続体と、
前記Ｎ型ＭＯＳトランジスタと同数のＰ型ＭＯＳトラン
ジスタからなる直列接続体との直列接続により構成され
ることを特徴とする入力バッファ回路。(1) In an input buffer circuit that is implemented as a complementary semiconductor integrated circuit and has a chip enable signal terminal, a plurality of complementary N input buffer circuits that use a plurality of chip enable signals as input signals
The complementary NOR circuit includes a parallel connection body consisting of a plurality of N-type MOS transistors;
An input buffer circuit characterized in that the input buffer circuit is configured by connecting in series the N-type MOS transistors and a series-connected body consisting of the same number of P-type MOS transistors.
トランジスタは、他の対のＰ型およびＮ型ＭＯＳトラン
ジスタよりもＰ型については相互コンダクタンスの値が
小さくＮ型については相互コンダクタンスの値が大きい
ことを特徴とする特許請求の範囲第１項記載の入力バッ
ファ回路。(2) P-type and N-type MOS pair of complementary NOR circuit
The transistor according to claim 1, characterized in that the P type has a smaller mutual conductance value and the N type has a larger mutual conductance value than other pairs of P type and N type MOS transistors. Input buffer circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124133A JPS613391A (en) | 1984-06-15 | 1984-06-15 | Input buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124133A JPS613391A (en) | 1984-06-15 | 1984-06-15 | Input buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS613391A true JPS613391A (en) | 1986-01-09 |
Family
ID=14877736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59124133A Pending JPS613391A (en) | 1984-06-15 | 1984-06-15 | Input buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613391A (en) |
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- 1984-06-15 JP JP59124133A patent/JPS613391A/en active Pending
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