JPS6132544A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6132544A JPS6132544A JP15436084A JP15436084A JPS6132544A JP S6132544 A JPS6132544 A JP S6132544A JP 15436084 A JP15436084 A JP 15436084A JP 15436084 A JP15436084 A JP 15436084A JP S6132544 A JPS6132544 A JP S6132544A
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- film
- recess
- sio2 film
- integrated circuit
- circuit device
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路装置(以下ICという)の製造
方法に関し、特に、平坦で微細な分離絶縁膜を形成する
方法に関する。
方法に関し、特に、平坦で微細な分離絶縁膜を形成する
方法に関する。
従来例の構成とその問題点−
近年ICは寸すまず高集積イビされる傾向にあり素子お
よび素子間分離領域の微細化が図られている。そこで、
シリコン(以下Siという)基板上の任意の幅の素子間
分離領域に、表面が平坦で素子領域への入り込みのない
分離絶縁膜の形成方法の開発が望まれている。
よび素子間分離領域の微細化が図られている。そこで、
シリコン(以下Siという)基板上の任意の幅の素子間
分離領域に、表面が平坦で素子領域への入り込みのない
分離絶縁膜の形成方法の開発が望まれている。
従来、Si基板上に分離絶縁膜を形成する方法としては
、ンリコン窒化膜(以下Si3N4膜という)を酸化の
マスクとして用いる選択酸化法(第1図(a))や、S
i基”板の分離凹部に化学的気相成長(以下CVDとい
う)によりシリコン酸化膜(以下S 102膜という)
を埋め込む方法(第1図(b))がよく知られている。
、ンリコン窒化膜(以下Si3N4膜という)を酸化の
マスクとして用いる選択酸化法(第1図(a))や、S
i基”板の分離凹部に化学的気相成長(以下CVDとい
う)によりシリコン酸化膜(以下S 102膜という)
を埋め込む方法(第1図(b))がよく知られている。
ここで、第1図(a) 、 (b)において、1はSi
基板、2は分離S i02膜、3はフィールドS z0
2膜である。
基板、2は分離S i02膜、3はフィールドS z0
2膜である。
第1図(、)に示すように、選択酸化法では任意の幅の
分離S 102膜2を形成でき、これをフィールドSi
○2膜として用いることができるが、この分離SiO2
膜2にはいわゆるバーズビークAおよびバーズベッドB
が発生し、素子領域への分離S 102膜2の入り込み
や素子間配線の断線などの問題点がある。
分離S 102膜2を形成でき、これをフィールドSi
○2膜として用いることができるが、この分離SiO2
膜2にはいわゆるバーズビークAおよびバーズベッドB
が発生し、素子領域への分離S 102膜2の入り込み
や素子間配線の断線などの問題点がある。
寸だ、第1図(b)に示すように、埋め込み方法では素
子領域への入り込みのない分離S i 02膜2を形成
できる。しかし、分離凹部にCV D S lo2膜
を埋め込むには、凹部の両側面から堆積成長してきたC
V D S 102膜が凹部の中央で接することが
必要であるため、凹部の巾は堆積S 102膜の膜厚の
約2倍以内にする制限が生じ、任意の幅の分離S i0
2膜2を同時に形成することができ々い。
子領域への入り込みのない分離S i 02膜2を形成
できる。しかし、分離凹部にCV D S lo2膜
を埋め込むには、凹部の両側面から堆積成長してきたC
V D S 102膜が凹部の中央で接することが
必要であるため、凹部の巾は堆積S 102膜の膜厚の
約2倍以内にする制限が生じ、任意の幅の分離S i0
2膜2を同時に形成することができ々い。
そこで、フィールドS z 02膜3は他の方法で形成
しなければならず、製造工程が増え複雑になる。
しなければならず、製造工程が増え複雑になる。
さらに、この方法で深い分離S 102膜2を形成する
場合には、分離凹部の段差は急峻になるため、埋め込む
CV D S 102膜のステップカバレッジは劣化
するので、凹部の表面を平坦に埋め込むことができず、
分離S 102膜2の中央に溝Cが残り、素子間配線の
断線および短絡などの問題点がある。
場合には、分離凹部の段差は急峻になるため、埋め込む
CV D S 102膜のステップカバレッジは劣化
するので、凹部の表面を平坦に埋め込むことができず、
分離S 102膜2の中央に溝Cが残り、素子間配線の
断線および短絡などの問題点がある。
以上のように、従来の形成方法では、上記問題点を有し
ており、ICの高集積化の障害となっている。
ており、ICの高集積化の障害となっている。
発明の目的
本発明はこのような従来の問題をかんがみ、分離絶縁膜
で構成されたICにおいて、81 基板上に表面が平坦
で、そして素子領域への入り込みが力い、任意の幅の分
離絶縁膜を形成し、高集積化が可能なICの製造方法を
提供する。
で構成されたICにおいて、81 基板上に表面が平坦
で、そして素子領域への入り込みが力い、任意の幅の分
離絶縁膜を形成し、高集積化が可能なICの製造方法を
提供する。
発明の構成
本発明は、半導体基板上に分離凹部を形成し、との凹部
に第1の絶縁膜を形成する。次に、上記凹部の所定領域
にテーパーを有する感光性樹脂パターン形成し、との凹
部の側面と所定領域のみに第1の絶縁膜を残し、テーパ
ーを有する溝を形成する。次に、上記溝に第2の絶縁膜
を形成することを用いて、高集積化が可能なICを製造
するものである。
に第1の絶縁膜を形成する。次に、上記凹部の所定領域
にテーパーを有する感光性樹脂パターン形成し、との凹
部の側面と所定領域のみに第1の絶縁膜を残し、テーパ
ーを有する溝を形成する。次に、上記溝に第2の絶縁膜
を形成することを用いて、高集積化が可能なICを製造
するものである。
実施例の説明
本発明の一実施例について第2図(−)〜(f)を用い
て説明する。第2図において、1oはSi 基板、11
は分離凹部、12は第1の3102膜、13は感光性レ
ジスト膜、14は溝、15は第2のS i02膜、16
は分離S z 02膜である。
て説明する。第2図において、1oはSi 基板、11
は分離凹部、12は第1の3102膜、13は感光性レ
ジスト膜、14は溝、15は第2のS i02膜、16
は分離S z 02膜である。
1ずICを形成するためのSi基板10の表面の所定領
域に感光性レジストパターンを形成し、露出しだSi基
板1をエツチング除去し、素子間分離領域になる凹部1
1を形成する。ここで、必要ならばこのレジストパター
ンを注入のマスクとして、Si 基板1と同電形の不純
物をイオン注入してチャンネルストッパーになる拡散層
を形成する(図示せず)。そして、レジストパターンを
除去する(第2図(a))。
域に感光性レジストパターンを形成し、露出しだSi基
板1をエツチング除去し、素子間分離領域になる凹部1
1を形成する。ここで、必要ならばこのレジストパター
ンを注入のマスクとして、Si 基板1と同電形の不純
物をイオン注入してチャンネルストッパーになる拡散層
を形成する(図示せず)。そして、レジストパターンを
除去する(第2図(a))。
次いで、上記凹部11にCVDにより、この凹部11の
深さに等しい膜厚の第1の3102膜12を形成する(
第2図(b))。
深さに等しい膜厚の第1の3102膜12を形成する(
第2図(b))。
次いで、幅の広い上記凹部11aの所定領域に感光性レ
ジストパターン13を形成し、その後、たとえば、この
レジスト材の軟化点温度以上のベーキングを施して、こ
のレジストパターン13に適当な角度のテーパーを形成
する(第2図(C))。
ジストパターン13を形成し、その後、たとえば、この
レジスト材の軟化点温度以上のベーキングを施して、こ
のレジストパターン13に適当な角度のテーパーを形成
する(第2図(C))。
次いで、上記レジストパターン13をエツチングのマス
クとして第1のS 102膜12を、たとえば、異方性
の高い、C3F8ガスを用いた反応性イオンエツチング
(RIE)して、上記凹部11の側面と所定領域にそれ
ぞれ第1の5i02膜12aと12bを残し、との凹部
11にテーパーを有する溝14を形成する。ここで、幅
の異なる全ての凹部11に、はぼ一定の幅の溝14が形
成できるように、上記レジストパターン13をあらかじ
め形成する。そして、このレジストパターン13を除去
する(第2図(→)。
クとして第1のS 102膜12を、たとえば、異方性
の高い、C3F8ガスを用いた反応性イオンエツチング
(RIE)して、上記凹部11の側面と所定領域にそれ
ぞれ第1の5i02膜12aと12bを残し、との凹部
11にテーパーを有する溝14を形成する。ここで、幅
の異なる全ての凹部11に、はぼ一定の幅の溝14が形
成できるように、上記レジストパターン13をあらかじ
め形成する。そして、このレジストパターン13を除去
する(第2図(→)。
次いで、上記溝14にCVDにより、この溝14の幅の
少なくとも2分の1以上の膜厚の第2のS i02膜1
5を形成する。こうすると、溝14はテーパーを有して
いるので、第2の8102 膜15のステップカバレッ
ジは改善されるので、この溝14は表面が平坦になるよ
うに第2のS i02膜16で完全に埋め込まれる。そ
の後、第1および第2のCvD−8i02膜12 、1
6ノ緻密化のため、/lとえは、900〜1000″C
の酸化性雰囲気で熱処理を行なう(第2図(→)。
少なくとも2分の1以上の膜厚の第2のS i02膜1
5を形成する。こうすると、溝14はテーパーを有して
いるので、第2の8102 膜15のステップカバレッ
ジは改善されるので、この溝14は表面が平坦になるよ
うに第2のS i02膜16で完全に埋め込まれる。そ
の後、第1および第2のCvD−8i02膜12 、1
6ノ緻密化のため、/lとえは、900〜1000″C
の酸化性雰囲気で熱処理を行なう(第2図(→)。
次いで、上記St 基板1oを、たとえば、HFとH2
Oの混合溶液でSt 基板1oの表面が撥水するまで
S z02膜16をエツチング除去すると、上記凹部1
1に分離S 102膜16を形成することができる。ま
た、このS z02膜16をフィールドS 102膜と
して用いることもできる(第2図(f))。
Oの混合溶液でSt 基板1oの表面が撥水するまで
S z02膜16をエツチング除去すると、上記凹部1
1に分離S 102膜16を形成することができる。ま
た、このS z02膜16をフィールドS 102膜と
して用いることもできる(第2図(f))。
この後、周知の技術を用いて、素子および配線を形成し
て、本実施例のICはでき上がる(図示せず)。
て、本実施例のICはでき上がる(図示せず)。
このように製造されたICの分離S i02膜は、第2
図(f)に示すように、素子領域への入り込みがないの
でICの高集積化を実現できる。そして、任意の幅の分
離S x 02膜16を形成できるので、他の方法でフ
ィールドS 102膜を形成する必要がない。さらに、
本発明により深い分離S z 02膜16を形成した場
合にも、分離S 102膜16の表面は平坦であるので
、素子間配線の断線および短絡を防止することができる
。
図(f)に示すように、素子領域への入り込みがないの
でICの高集積化を実現できる。そして、任意の幅の分
離S x 02膜16を形成できるので、他の方法でフ
ィールドS 102膜を形成する必要がない。さらに、
本発明により深い分離S z 02膜16を形成した場
合にも、分離S 102膜16の表面は平坦であるので
、素子間配線の断線および短絡を防止することができる
。
なお、本実施例において、第1および第2の絶縁膜はC
V D S 102膜としたが、これは他の絶縁膜、
たとえば、Si3N4膜でもよい。また、感光性レジス
トパターンのテーパーはベーキングを施して形成したが
、これは他の方法、たとえば、レジストの露光あるいは
現像方法により形成してよい。さらに、CV D S
102膜は緻密化を行なっているが、この工程がなく
とも本効果が得られるのは言うまでもない。
V D S 102膜としたが、これは他の絶縁膜、
たとえば、Si3N4膜でもよい。また、感光性レジス
トパターンのテーパーはベーキングを施して形成したが
、これは他の方法、たとえば、レジストの露光あるいは
現像方法により形成してよい。さらに、CV D S
102膜は緻密化を行なっているが、この工程がなく
とも本効果が得られるのは言うまでもない。
発明の効果
以上のように、本発明は半導体基板の分離領域に凹部を
形成し、との凹部に絶縁物でテーパーを有した溝を形成
し、そしてこの溝に絶縁物を埋め込み形成することによ
シ、表面が平坦で、そして素子領域への入り込みがない
。任意の幅の分離絶縁膜を同時に形成できるという効果
を得ることができる優れた製造方法であり、高集積化が
可能な半導体集積回路装置を実現できるものである。
形成し、との凹部に絶縁物でテーパーを有した溝を形成
し、そしてこの溝に絶縁物を埋め込み形成することによ
シ、表面が平坦で、そして素子領域への入り込みがない
。任意の幅の分離絶縁膜を同時に形成できるという効果
を得ることができる優れた製造方法であり、高集積化が
可能な半導体集積回路装置を実現できるものである。
第1図(a)、(b)は従来例のICの分離絶縁膜の形
成後の断面図、第2図(a)〜(f)は本発明の一実施
例にかかるICの分離絶縁膜の形成方法の工程断面図で
ある。 10・・・・・・Si 基板、11・・・・・分離凹部
、12・・・・・第1のS z 02膜、13・・・・
・・感光性レジストパターン、14・・・・・・溝、1
5・・・・・第2の8102膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 (す (b) 第2図 (αう 1lblllの 第2図 C(L) (e) 171、 10 1/必
成後の断面図、第2図(a)〜(f)は本発明の一実施
例にかかるICの分離絶縁膜の形成方法の工程断面図で
ある。 10・・・・・・Si 基板、11・・・・・分離凹部
、12・・・・・第1のS z 02膜、13・・・・
・・感光性レジストパターン、14・・・・・・溝、1
5・・・・・第2の8102膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 (す (b) 第2図 (αう 1lblllの 第2図 C(L) (e) 171、 10 1/必
Claims (5)
- (1)半導体基板の一主面に分離凹部を形成する工程と
、前記凹部に第1の絶縁膜を形成する工程と、前記凹部
の所定領域にテーパーを有する感光性樹脂パターンを形
成する工程と、前記凹部の側面と所定領域に前記第1の
絶縁膜を残し、テーパーを有する溝を形成する工程と、
前記溝に第2の絶縁膜を形成する工程とを有することを
特徴とする半導体集積回路装置の製造方法。 - (2)第1の絶縁膜の膜厚は凹部の深さにほぼ等しいこ
とを特徴とする特許請求の範囲第1項に記載の半導体集
積回路装置の製造方法。 - (3)感光性樹脂パターンのテーパーは樹脂の軟化点温
度以上のベーキングを施して形成することを特徴とする
特許請求の範囲第1項に記載の半導体集積回路装置の製
造方法。 - (4)溝は感光性樹脂パターンをエッチングのマスクと
して、第1の絶縁膜を異方性エッチングして形成するこ
とを特徴とする特許請求の範囲第1項に記載の半導体集
積回路装置の製造方法。 - (5)第2の絶縁膜の膜厚は溝の幅の少なくとも2分の
1以上であることを特徴とする特許請求の範囲第1項に
記載の半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15436084A JPS6132544A (ja) | 1984-07-25 | 1984-07-25 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15436084A JPS6132544A (ja) | 1984-07-25 | 1984-07-25 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6132544A true JPS6132544A (ja) | 1986-02-15 |
Family
ID=15582451
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15436084A Pending JPS6132544A (ja) | 1984-07-25 | 1984-07-25 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6132544A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0366145A (ja) * | 1989-07-28 | 1991-03-20 | American Teleph & Telegr Co <Att> | 半導体装置 |
-
1984
- 1984-07-25 JP JP15436084A patent/JPS6132544A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0366145A (ja) * | 1989-07-28 | 1991-03-20 | American Teleph & Telegr Co <Att> | 半導体装置 |
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