JPS61292671A - Electrochromic display element - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電気化学的酸化還元反応により、着消色を示す
エレクトロクロミック表示素子（ＥＣＤ）に関し、更に
詳しくは表示画素ごとに薄膜トランジスタを付加してな
るアクティブマトリクス駆動型のＥＣＤに関するもので
ある。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to an electrochromic display device (ECD) that exhibits coloration/decolorization through an electrochemical redox reaction. This invention relates to an active matrix-driven ECD.

［従来の技術］ ＥＣＤは１例えば第２図に示す構成を有し、ガラス、プ
ラスチック等の透明基板１の上に形成された透明電極２
およびエレクトロクロミック（Ｅ　Ｃ）物質３より成る
表示電極基板と凹部を有する基板４上に形成された電極
５と対向電極６より成るガラス、プラスチック、セラミ
ック、金属等の対向電極基板とを対向配置させ、これら
内基板間に電解質７と、必要により背景板８とを封入し
て得られる。[Prior Art] An ECD has a structure shown in FIG. 2, for example, and has a transparent electrode 2 formed on a transparent substrate 1 made of glass, plastic, etc.
A display electrode substrate made of an electrochromic (E C) substance 3, an electrode 5 formed on a substrate 4 having a recessed portion, and a counter electrode substrate made of glass, plastic, ceramic, metal, etc. made of a counter electrode 6 are arranged facing each other. , by sealing an electrolyte 7 and, if necessary, a background plate 8 between these inner substrates.

このような表示素子は、対向電極に対して、表示電極を
負（または正）にして電圧を印加すると、ＥＣ物質は還
元（または酸化）されて着色状態となる。これとは逆に
、対向電極に対して、表示電極を正（または負）にして
電圧を印加すると１表示は消去状態にもどる。In such a display element, when a voltage is applied with the display electrode made negative (or positive) with respect to the counter electrode, the EC substance is reduced (or oxidized) and becomes colored. On the contrary, if a voltage is applied to the counter electrode by making the display electrode positive (or negative), the 1 display returns to the erased state.

ＥＣ物質である非晶質酸化タングステン薄膜を用いた表
示素子においては、例えば８ｍ　Ｃ／ｃｒｒｒの着色電
荷密度に対して、−１，ＯＶから−２，２ｖの負の一電
圧印加により非晶質酸化タングステン薄膜が透明の状態
から青色へと変化する速さは、通常５００■ｓｅｃから
５０ｙａｓｅｃの範囲である。また、−０，２Ｖから＋
１．ＯＶの電圧印加によりこれを消去する時の速さは、
通常３００ｍ５ｅｃから５０ｍ５ｅｃの範囲の値をとる
。In a display element using an amorphous tungsten oxide thin film, which is an EC material, for example, for a colored charge density of 8mC/crrr, applying a single negative voltage from -1.OV to -2.2V makes the amorphous The speed at which a tungsten oxide thin film changes from a transparent state to a blue color is usually in the range of 500 sec to 50 yasec. Also, from -0,2V to +
1. The speed at which this is erased by applying a voltage of OV is
It usually takes a value in the range of 300m5ec to 50m5ec.

ここで、着色時の応答時間が無限大となる電圧ＶＯＯは
、着色状態にある非晶質酸化タングステン薄膜の持つ起
電力により、外部から印加した電圧ｖＯｏとＥＣＤの示
す逆起電力とがつり合う状態に対応している。Here, the voltage VOO at which the response time during coloring becomes infinite is a state in which the externally applied voltage vOo and the back electromotive force indicated by the ECD are balanced by the electromotive force of the amorphous tungsten oxide thin film in the colored state. It corresponds to

ＥＣ材料が一般に示すこの起電力は、着色の程度と共に
増大する。ＥＣＤを用いて、時分割駆動を行なう場合に
、この起電力が大きな障碍となっている。すなわち、着
色状態にある表示画素と、消色状態にある表示画素とが
、ＸＹマトリックス型の電極配置において、互いに接続
されている場合には、着色状態の表示画素から消色状態
の表示画素へと電荷の移動が起き、両者が共に中間的な
着色状態へと変化する。This emf, which EC materials generally exhibit, increases with the degree of coloration. This electromotive force is a major obstacle when performing time-division driving using an ECD. In other words, when a display pixel in a colored state and a display pixel in a decolored state are connected to each other in an XY matrix type electrode arrangement, the display pixel in a colored state goes from a display pixel in a decolored state to a display pixel in a decolored state. A charge movement occurs, and both change to an intermediate colored state.

こうしたＥＣＤの持つ基本的な欠点を補い、時分割駆動
によるドツトマトリックス型の表示装置を得る方法とし
て、表示画素ごとにＷ１膜トランジスタなどの能動素子
を付加する方法が知られている。第３図は、液晶表示素
子等に使用される１画素ｌ薄膜トランジスタ構造の例で
あり、１１は行電極、１２は列電極、１３は表示画素、
１４は薄膜トランジスタを示す、かかる表示画素を駆動
するには、行電極を１ラインごとに駆動し、この時選択
されたライン上の表示画素の対応する列電極には、同時
に表示画素の着色又は消色に対応した信号が印加される
。As a method of compensating for these basic drawbacks of ECD and obtaining a dot matrix type display device using time-division driving, a method is known in which an active element such as a W1 film transistor is added to each display pixel. FIG. 3 shows an example of a one-pixel thin film transistor structure used in liquid crystal display elements, etc., in which 11 is a row electrode, 12 is a column electrode, 13 is a display pixel,
Reference numeral 14 indicates a thin film transistor. To drive such display pixels, the row electrodes are driven line by line, and at this time, the corresponding column electrodes of the display pixels on the selected line are simultaneously colored or erased. A signal corresponding to the color is applied.

この各画素に９膜トランジスタを１個ずつ付加し、線順
次走査により書き込んだり、消去したりする方法は、走
査ライン数が増加すると、ＥＣ材料の応答が遅いため、
全画素を表示するのに時間がかかるようになる。これを
克服するために、第４図で示すように各画素に薄膜トラ
ンジスタを２個ずつ付加し、ｍｌの薄膜トランジスタ１
５のドレイン電極を第２の薄膜トランジスタｔｏのゲー
ト電極に接続し、第１のｆＪＩＩ！！ｈランジスタを高
速でアドレスして、第２の薄膜トランジスタのゲート電
位を制御し、これで第２の薄膜トランジスタのＯＮ　、
　ＯＦＦを決めたあと、パワーパスライン１７に接続さ
れたパワーライン１８に電圧を印加して全画面を同時に
表示する所謂面順次駆動が考案されている。この方式で
は、動作方法からも分るように同時に着消色することは
できない。This method of adding one 9-film transistor to each pixel and writing and erasing by line sequential scanning is difficult because as the number of scanning lines increases, the response of the EC material becomes slower.
It takes time to display all pixels. In order to overcome this, two thin film transistors are added to each pixel as shown in FIG.
5 is connected to the gate electrode of the second thin film transistor to, and the drain electrode of the first fJII! ! h transistor is addressed at high speed to control the gate potential of the second thin film transistor, which turns on the second thin film transistor.
A so-called screen sequential drive has been devised in which, after determining OFF, a voltage is applied to the power line 18 connected to the power path line 17 to display the entire screen at the same time. With this method, as can be seen from the method of operation, coloring and decoloring cannot be done at the same time.

いずれにしろ表示容量の多いドツトマトリクス表示をＥ
ＣＤを用いて行なう場合は、各表示画素に少なくとも１
個の薄膜トランジスタが必要になる。この薄膜トランジ
スタは単結晶やガラス基板の上に形成されるが、サイズ
の制約がなく、コスト面でも有利なガラス基板上に形成
される例が多い、半導体層としては、プラズマＣＶＤ法
による非晶質シリコンあるいは減圧ＣＶＤ法による多結
晶シリコンなどが用いられるが、ｆＪ膜トランジスタを
構成できる他の半導体材料でもよい。In any case, the dot matrix display with a large display capacity is
When using a CD, each display pixel has at least one
thin film transistors are required. This thin film transistor is formed on a single crystal or glass substrate, but in many cases it is formed on a glass substrate, which has no size restrictions and is advantageous in terms of cost. Silicon or polycrystalline silicon made by low pressure CVD is used, but other semiconductor materials that can form an fJ film transistor may also be used.

薄膜トランジスタのソース電極、ゲート電極、ドレイン
電極は、低抵抗でエツチングの容易なアルミニウムが主
に利用されている０表示画素電極は、通常スズをドーピ
ングした酸化イｙ　’；　’７　ム（１丁０）　テ形成
すレ、Ｓｉ３Ｎ４．５ｉ０２．５ｉＯＮなどの絶縁膜に
あけられたコンタクトホールを通してドレイン電極と接
続されている０表示画素電極の上には酸化タングステン
、酸化モリブデンなどのＥＣ材料が形成される。The source, gate, and drain electrodes of thin film transistors are mainly made of aluminum, which has low resistance and is easy to etch.The display pixel electrodes are usually made of tin-doped oxide y';'7. ) An EC material such as tungsten oxide or molybdenum oxide is formed on the 0 display pixel electrode which is connected to the drain electrode through a contact hole made in an insulating film such as Si3N4.5i02.5iON. .

各画素にこのような薄膜トランジスタを組み込んだ表示
電極基板と対向電極を組み込んだ対向電極基板とを対向
配置させシールしたあと。After the display electrode substrate incorporating such a thin film transistor in each pixel and the counter electrode substrate incorporating a counter electrode are placed facing each other and sealed.

過塩素酸リチウムなどのリチウム塩を炭酸プロピレンな
どの非水溶媒に溶解した電解液を注入してドツトマトリ
クス表示可能なＥＣＤが作製される。An ECD capable of dot matrix display is produced by injecting an electrolytic solution in which a lithium salt such as lithium perchlorate is dissolved in a non-aqueous solvent such as propylene carbonate.

［発明の解決しようとする問題点］ ドツトマトリクス型のエレクトロクロミック表示をする
方法には、各表示画素を個別に動作させるスタティック
方式か、薄膜トランジスタなどのスイッチング素子を利
用するアクティブ方式の二通りがある。この内、前者は
リード取り出しの数が多くなるため、表示容量の点て限
界がある。後者の方式は表示容量については問題ない、
しかし電荷制御型の素子であるＥＣＤでは１画素の着消
色に時間がかがるため、１画素に１個の薄１漠トランジ
スタでは操作ライン数が多い場合に全画面を表示するた
めの時間が長くなるという問題がある。このため各画素
に２個の０ｉｌ）ランジスタを付加して面順次駆動する
方式が考案されている。　各画素に２個の薄膜トランジ
スタを付加するダブル薄膜トランジスタ方式では第４図
に示すように第１の薄膜トランジスタのドレイン電極と
第２の薄膜トランジスタのゲート電極を電気的に接続す
る必要が生じる。これには層間絶縁膜にコンタクトホー
ルをあけることになるが、この工程で層間絶縁膜に発生
するピンホールが原因となり、その後に堆積する配線と
絶縁膜の下に既に形成しである配線間で短絡が多発する
という問題点を有していた。[Problems to be solved by the invention] There are two ways to perform dot matrix electrochromic display: a static method in which each display pixel is operated individually, and an active method in which switching elements such as thin film transistors are used. . Of these, the former requires a large number of leads to be taken out, so there is a limit to the display capacity. The latter method has no problem with display capacity.
However, since ECD, which is a charge control type element, takes time to color or decolor one pixel, it takes time to display the entire screen when there are many operation lines with one thin thin transistor per pixel. The problem is that it becomes long. For this reason, a method has been devised in which two transistors (0il) are added to each pixel and the pixels are sequentially driven. In the double thin film transistor method in which two thin film transistors are added to each pixel, it is necessary to electrically connect the drain electrode of the first thin film transistor and the gate electrode of the second thin film transistor, as shown in FIG. This requires making contact holes in the interlayer insulating film, but the pinholes generated in the interlayer insulating film during this process can cause problems between the interconnects that will be deposited later and the interconnects that have already been formed under the insulating film. The problem was that short circuits occurred frequently.

この短絡欠陥の単位面請出りの確率は、元来層間絶縁膜
が有しているピンホールによる欠陥の確率より１桁〜３
桁程度大きいことが確かめられている。従って、短絡欠
陥の多いのはフォトレジストの欠陥に起因したものであ
ると考えられている。いずれにしても第１の薄膜トラン
ジスタのドレイン電極と第２の薄膜トランジス□りのゲ
ート電極を確実につなぐことと１層間の短絡がなく、し
っかりと絶縁がとれる構造及び１法が強く求められてい
る。The probability of unit surface protrusion of this short circuit defect is 1 to 3 digits higher than the probability of defects due to pinholes originally in the interlayer insulating film.
It has been confirmed that it is several orders of magnitude larger. Therefore, it is believed that the large number of short-circuit defects is caused by defects in the photoresist. In any case, there is a strong need for a structure and a method that can reliably connect the drain electrode of the first thin film transistor and the gate electrode of the second thin film transistor, and that can ensure solid insulation without short circuits between layers. .

［問題点を解決するための手段］ 本発明は、前述の問題点を解決すべくなされたものであ
り、絶縁性基板上に形成された複数個のＥＣ表示画素と
、この表示画素ごとに付加された２個の薄膜トランジス
タを有し、該２個の薄膜トランジスタのうち第１の薄膜
トランジスタのドレイン電極と第２の薄膜トランジスタ
のゲート電極とが互いに電気的に接続されており、さら
に第２の薄膜トランジスタのドレイン電極はＥＣ表示画
素に接続されているＥＣＤにおいて、第１の薄膜トラン
ジスタのドレイン電極と第２のＦ！Ｊ膜トランジスタの
ゲート電極の導電接続が夫々の電極の形成後になされる
ことを特徴とするＥＣＤを提供するものである。[Means for Solving the Problems] The present invention has been made to solve the above-mentioned problems, and includes a plurality of EC display pixels formed on an insulating substrate and an additional EC display pixel for each display pixel. The drain electrode of the first thin film transistor and the gate electrode of the second thin film transistor are electrically connected to each other, and the drain electrode of the second thin film transistor is electrically connected to each other. In the ECD connected to the EC display pixel, the electrodes are connected to the drain electrode of the first thin film transistor and the second F! The present invention provides an ECD characterized in that the conductive connection of the gate electrode of the J membrane transistor is made after the formation of the respective electrode.

第１図は本発明のＥＣＤの画素の拡大平面図である。FIG. 1 is an enlarged plan view of a pixel of the ECD of the present invention.

この図において、２１は第１の薄膜トランジスタ（ＴＦ
ＴＩ）の半導体層、２２は第２の薄膜トランジスタ（Ｔ
ＦＴ２）の半導体層、２３はソースライン、２４はＴＦ
ＴＩのソース電極、２５はＴＦＴＩのドレイン電極、２
６はＴＦＴ２のソース電極、２７はＴＦＴ２のドレイン
電極、２８はパワーパスライン、２９はゲートライン、
３ｏはＴＦ、ＴＩのゲート電極、３１はＴＦＴ２のゲー
ト電極、３２はパワーライン、３３．３４．３５．３Ｂ
はコンタクトホール、３７．３８．３Ｂ、４０は酸化イ
ンジウム等の導電性物質、４１はパッシベーション膜、
４２は酸化タングステン等のＥＣ物質層を示す。In this figure, 21 is the first thin film transistor (TF
22 is the semiconductor layer of the second thin film transistor (TI);
FT2) semiconductor layer, 23 is the source line, 24 is TF
Source electrode of TI, 25 is drain electrode of TFTI, 2
6 is the source electrode of TFT2, 27 is the drain electrode of TFT2, 28 is the power pass line, 29 is the gate line,
3o is the gate electrode of TF, TI, 31 is the gate electrode of TFT2, 32 is the power line, 33.34.35.3B
is a contact hole, 37.38.3B, 40 is a conductive material such as indium oxide, 41 is a passivation film,
42 indicates a layer of EC material such as tungsten oxide.

本発明では、ＴＦＴＩのドレイン電極、層間絶縁膜及び
ＴＦＴ２のゲート電極を重ねて形成後に、導電接続した
い部分を除きレジスト１模を形成し、層間絶縁膜のエツ
チングにより層間絶縁膜にコンタクトホールを形成すれ
ばよい。In the present invention, after forming the drain electrode of TFTI, the interlayer insulating film, and the gate electrode of TFT2 in a layered manner, resist 1 pattern is formed except for the part where conductive connection is desired, and a contact hole is formed in the interlayer insulating film by etching the interlayer insulating film. do it.

コ（７）コンタクトホールの形成は、公知のコンタクト
ホール形成法によればよく、通常ネガまたはポジのフォ
トレジストを付与した後、所望のマスクを介して露光し
、現像してコンタクトホール部のレジストを除去し、エ
ツチングすることにより形成すればよい。(7) The contact hole may be formed by a known contact hole forming method. Usually, after applying a negative or positive photoresist, it is exposed to light through a desired mask and developed to form a resist in the contact hole area. It may be formed by removing and etching.

また、コンタクトホール部での導電接続は、上側の電極
とエツチングにより露出させられた下側の電極との間に
蒸着、スパッタ等により導電性物質を付与して行なえば
よい。Further, conductive connection at the contact hole portion may be achieved by applying a conductive substance between the upper electrode and the lower electrode exposed by etching by vapor deposition, sputtering, or the like.

この場合、コンタクトホール部分が上側の電極の一部を
含むようにすることにより、上側の電極と下側の電極が
階段状に露出し、次に導電性物質を付与するのみで容易
に両電極の導電接続がとれる。特に、コンタクトホール
形成のためのレジス）Ｍをそのまま使用してリフトオフ
法により導電性物質をパターニングすることにより、１
枚のマスクでコンタクトホール形成と導電接続が可能と
なる。In this case, by making the contact hole part include a part of the upper electrode, the upper electrode and the lower electrode are exposed in a stepwise manner, and then both electrodes can be easily connected by simply applying a conductive substance. A conductive connection can be made. In particular, by patterning a conductive material by a lift-off method using the resist (M) for forming a contact hole as it is, 1.
Contact holes can be formed and conductive connections can be made using a single mask.

この例では、ＴＦＴｌ、ＴＰＴ２ともコープレーナ型Ｔ
ＰＴを使用したため、下からＴＦＴｌのドレイン電極、
層間絶縁膜及びＴＰＴ２のゲート電極の順に形成されて
おり、第１図３９で示されるように、上側のＴＰＴ２の
ゲート電極がその半分をしめるようにコンタクトホール
の形状を定めている・ また、上記したＴＦＴＩのドレイン電極とＴＰＴ２のゲ
ート電極との導電接続のみならず、ＴＰＴ２のドレイン
電極２７と表示画素電極の導電接続、ＴＰＴ２のソース
電極２６とパワーライン３２の導電接続、パワーパスラ
イン２８とパワーライン３２の導電接続も同時に可能で
あり、必要に応じて行なえばよい。In this example, both TFT1 and TPT2 are coplanar type T
Since PT was used, the drain electrode of TFTl from the bottom,
The interlayer insulating film and the gate electrode of TPT2 are formed in this order, and as shown in FIG. In addition to the conductive connection between the drain electrode of the TFTI and the gate electrode of TPT2, the conductive connection between the drain electrode 27 of TPT2 and the display pixel electrode, the conductive connection between the source electrode 26 of TPT2 and the power line 32, and the conductive connection between the power path line 28 and the power Conductive connection of the line 32 is also possible at the same time and may be done as required.

本発明に使用される薄膜トランジスタの構造としては、
ゲート電極、ソース電極、ドレイン電極及び半導体層と
の位置関係により、第５図（ａ）〜（ｄ）に示すように
４種類の構造があり、（ａ）コープレーナ型、（ｂ）ス
タガー型及びこれらの反転構造の（ｃ）逆コープレーナ
型、（ｄ）逆スタガー型があり、いずれの構造でもかま
わない。The structure of the thin film transistor used in the present invention is as follows:
Depending on the positional relationship between the gate electrode, source electrode, drain electrode, and semiconductor layer, there are four types of structures as shown in FIGS. 5(a) to (d): (a) coplanar type, (b) staggered type, and These inverted structures include (c) inverted coplanar type and (d) inverted staggered type, and either structure may be used.

なお、ＥＣＵは電流表示型表示素子であるため、その着
消色に大きな電流が必要とされることから、少なくとも
表示画素電極に接続されるＴＰＴ２は多結晶シリコンを
用いることが好ましい。このため、半導体層に減圧ＣＶ
Ｄ法又はレーザーアニール法等で再結晶させた多結晶シ
リコンを使用する場合には、プロセス上コープレーナ構
造を選択することが好ましい。Note that since the ECU is a current display type display element, a large current is required for coloring/decoloring the ECU, so it is preferable to use polycrystalline silicon for at least the TPT 2 connected to the display pixel electrode. For this reason, it is necessary to apply low pressure CV to the semiconductor layer.
When using polycrystalline silicon recrystallized by the D method or laser annealing method, it is preferable to select a coplanar structure in view of the process.

なお、これらの図中４７はゲート電極、４５はソース電
極、４６はドレイン電極、４４は半導体層、４３は層間
絶縁膜を示している。In these figures, 47 is a gate electrode, 45 is a source electrode, 46 is a drain electrode, 44 is a semiconductor layer, and 43 is an interlayer insulating film.

ＴＰＴの半導体層としては特に限定されないが、非晶質
シリコン、多結晶シリコン、ＣｄＳｅ等が主に用いられ
る。層間絶縁膜としては５ｉ０２゜５ｉ３Ｎａ、５ｉＯ
Ｎ等が、配線材料としてはＡ１．　Ｃｒ、旧、Ｈａ、　
Ｔａ　　等の金属が使われる。The TPT semiconductor layer is not particularly limited, but amorphous silicon, polycrystalline silicon, CdSe, etc. are mainly used. As the interlayer insulating film, 5i02゜5i3Na, 5iO
N etc., but A1. Cr, old, Ha,
Metals such as Ta are used.

本発明のＥＣ物質としては、特に限定されるもので・は
ないが、非晶質酸化タングステン、酸化モリブデン、酸
化バナジウム、酸化チタニウム、酸化ニオビウム、酸化
イリジウムなどの酸化物や、これらの複合体からなるも
の、あるいは、有機ビオロゲン化合物、希土類シフタロ
ンアニン、プルシアンブルー等の遷移金属の混合原子価
錯体、ポリチオフェン・ポリピロール等の導電性高分子
材料が用いられる。The EC material of the present invention is not particularly limited, but may include oxides such as amorphous tungsten oxide, molybdenum oxide, vanadium oxide, titanium oxide, niobium oxide, iridium oxide, and composites thereof. Alternatively, an organic viologen compound, a rare earth siphthalonanine, a mixed valence complex of a transition metal such as Prussian blue, or a conductive polymer material such as polythiophene/polypyrrole is used.

電解質は固体電解質、電解液とも利用が可能であり、用
途に応じて使いわけられる。固体電解質の例としては、
　Ｓｉｎ、　５ｉ０２　、　ＣａＦ２．　ＭｇＦ２＋Ｚ
　ｒ０２　、　Ｔａ２０ｓ等の無機絶縁材料の多孔質体
と、これに吸蔵された水分とからなる薄膜、β−ＡＩ２
０３．ＲｂＡｇａＩ５．　Ｌｉ３Ｎ等に代表される無機
超イオン導電体材料およびイオン導電性ポリマーが挙げ
られ、電解液としては各種の無機酸、有機酸や、ＬｉＣ
ｌ０ａ、　ＬｉＢＦ４．　ＬｉＡｌＣＩｎ、　ＬｉＰＦ
６．ＬｉＡｓＦ６などの塩をプロピレンカーボネート、
γ−ブチロラクトン、アセトニトリル等に溶解させて得
られる非水電解液が用いられ得る。The electrolyte can be used as either a solid electrolyte or an electrolytic solution, and can be used depending on the purpose. Examples of solid electrolytes include:
Sin, 5i02, CaF2. MgF2+Z
r02, β-AI2, a thin film consisting of a porous body of inorganic insulating material such as Ta20s and moisture occluded therein
03. RbAgaI5. Examples include inorganic superionic conductor materials such as Li3N and ionically conductive polymers, and electrolytes include various inorganic acids, organic acids, and LiC.
l0a, LiBF4. LiAlCIn, LiPF
6. Salts such as LiAsF6 are converted into propylene carbonate,
A non-aqueous electrolyte obtained by dissolving in γ-butyrolactone, acetonitrile, etc. may be used.

対向電極、背景板、対向電極基板等は、公知の材料、形
状のものが使用できる。For the counter electrode, background plate, counter electrode substrate, etc., known materials and shapes can be used.

対向電極としては、カーボンあるいはカーボンにＭｎＯ
２などの減極剤を加えたもの、背景板としては多孔質セ
ラミックス板、対向電極としてはガラス、セラミックス
、プラスチックなどが使われる。As a counter electrode, carbon or MnO on carbon is used.
A porous ceramic plate is used as the background plate, and glass, ceramics, plastic, etc. are used as the counter electrode.

［作用］ 本発明は、１画素に２つのＴＰＴを有するダブルＴＦＴ
型のＥＣＵにおいて、ＴＰＴのゲート電極、ソース電極
、ドレイン電極を形成した後に、層間絶縁！（ゲート絶
縁膜）の所定の位置に穴開けしてコンタクトホールを形
成し、そこに導電性物質を形成することにより、ＴＦＴ
ｌのドレイン電極とＴＰＴ２のゲート電極を導電接続す
るものである。[Operation] The present invention uses a double TFT having two TPTs in one pixel.
In this type of ECU, after forming the TPT gate electrode, source electrode, and drain electrode, interlayer insulation! TFT
The drain electrode of TPT1 and the gate electrode of TPT2 are electrically connected.

この構造では、短絡欠陥の発生場所となる上下配線間の
重なり部分は前もって形成されている。従って、居間絶
縁膜の穴開は工程でのピンホールの増加の影響は受けな
いこととなり、信頼性が向上する。In this structure, the overlapping portion between the upper and lower wires, where short-circuit defects occur, is formed in advance. Therefore, the opening of the living room insulating film is not affected by the increase in pinholes during the process, and reliability is improved.

［実施例］ ガラス基板上にＳ　ｉ０７膜１次いで非晶質シリコン膜
をプラズマＣＶＤ法により連続してそれぞれ１０００人
と２０００人堆積した後、非晶質シリコンをｉ　１１ｇ
２１．２２に示すようにパターニングしてＴＦＴｌとＴ
ＰＴ２の半導体層とした０次いでＡ１をＥＢ蒸着にて３
０００人堆積しパターニングしてソースライン２３、Ｔ
ＦＴＩのソース電極２４、ＴＦＴｌのドレイン電極２５
、ＴＰＴ２のソース電極２６、ＴＰＴ２のドレイン電極
２７及びパワーパスライン２８を形成した。[Example] After sequentially depositing an Si07 film and then an amorphous silicon film on a glass substrate by plasma CVD for 1,000 and 2,000 people, respectively, the amorphous silicon was deposited in an amount of 11 g.
21. Pattern TFTl and TFT as shown in 22.
0 and A1 as the semiconductor layer of PT2 were made by EB evaporation.
000 layers are deposited and patterned to form source lines 23 and T.
FTI source electrode 24, TFTl drain electrode 25
, a source electrode 26 of TPT2, a drain electrode 27 of TPT2, and a power pass line 28 were formed.

次に層間絶縁膜の５ｉＯＮ膜を３０００人堆積した。Next, 3000 layers of 5iON film as an interlayer insulating film were deposited.

その後、ＡＩを３０００人堆積した後バターニングして
ゲートライン２９、ＴＦＴＩのゲート電極３０、ＴＰＴ
２のゲート電極３１、パワーライン３２を形成した０次
にコンタクトホール３３．３４．３５．３８と周辺のリ
ード取り出し部分以外の部分にレジストＩＩＱを形成し
、それらの部分の絶縁膜を取り除いた後、リフトオフ法
により酸化インジウムをパワーライン３２とパワーパス
ライン２８との導電接続部分３７、ＴＰＴ２のソース電
極２６トパワーライン３２との導電接続部分３８．ＴＦ
Ｔｌのドレイン電極２５とＴＰＴ２のゲート電極３１と
の導電接続部分３９及びＴＰＴ２のドレイン電極２７と
表示画素電極との導電接続部分４０に形成した。After that, after depositing 3000 layers of AI, it is patterned to form gate lines 29, TFTI gate electrodes 30, and TPT.
After forming a resist IIQ on the parts other than the 0th order contact hole 33, 34, 35, 38 where the gate electrode 31 and power line 32 of No. 2 were formed and the surrounding lead extraction part, and removing the insulating film in those parts. , a conductive connection portion 37 between the power line 32 and the power pass line 28 , a conductive connection portion 38 between the source electrode 26 of the TPT 2 and the power line 32 using indium oxide using a lift-off method. TF
It was formed at a conductive connection portion 39 between the drain electrode 25 of Tl and the gate electrode 31 of TPT2, and at a conductive connection portion 40 between the drain electrode 27 of TPT2 and the display pixel electrode.

感光性ポリイミドを用い表示画素電極と周辺のリード取
り出し部分以外を覆いパッシベーション膜４１とした。A passivation film 41 was formed by using photosensitive polyimide to cover the area other than the display pixel electrode and the peripheral lead extraction portion.

最後に醸化タングステンによるＥＣ物質４２を表示画素
部分に形成して、薄膜トランジスタ付きのＥＣＤ基板を
作成した。Finally, an EC material 42 made of tungsten chloride was formed in the display pixel portion to create an ECD substrate with thin film transistors.

このようにして作成した基板の短絡欠陥の発生率は、絶
縁膜自体の有する欠陥発生率と同じで、非常に小さいも
のであった。この欠陥レベルは居間絶縁膜の膜厚増加と
工程の改良でなくすことができる範囲と考えられている
。The occurrence rate of short circuit defects in the substrate thus produced was the same as the defect occurrence rate of the insulating film itself, and was very small. This defect level is considered to be within the range that can be eliminated by increasing the thickness of the living room insulation film and improving the process.

実施例では、感光性ポリイミドをパッシベーション膜を
用いたが、５ｉ０２．　Ｓｉｎ、　５ｉＯＮでも何ら問
題ない。またＴＰＴ構造もコープレーナの例をあげたが
、これに限定されることもないことは明らかである。In the example, a passivation film of photosensitive polyimide was used, but 5i02. There is no problem with Sin or 5iON. Further, although an example of a coplanar TPT structure has been given, it is clear that the structure is not limited to this.

［発明の効果］ 各画素にｇ膜トランジスタを２個付加して所謂面順次駆
動を行なうＥＣＤは従来ＴＦＴＩとＴＰＴ２を接続する
ために層間絶縁膜にコンタクトホールをあけていた。し
かし、この穴開は工程でコンタクトホール部以外の層間
絶縁膜に惹起されるピンホールが原因でその後に形成す
る配線と既に絶縁膜の下に形成しである配線間での短絡
欠陥が極端に増加していた。このため実際に表示素子を
つくって駆動しても短絡が多いという問題点を有してい
た。[Effects of the Invention] Conventionally, an ECD in which two G-film transistors are added to each pixel to perform so-called field sequential driving has provided a contact hole in an interlayer insulating film to connect the TFTI and TPT2. However, this hole formation is caused by pinholes caused in the interlayer insulating film other than the contact hole area during the process, and short-circuit defects between the wiring that will be formed later and the wiring that has already been formed under the insulating film are extremely likely to occur. It was increasing. For this reason, even if a display element is actually manufactured and driven, there is a problem in that there are many short circuits.

本発明では、居間絶縁膜の上と下に配線を形成してから
、導電接続のための絶縁膜への穴開けをして必要な部分
の導電接続を行なう、このため、穴開は工程で絶縁膜に
ピンホールが発生しても短絡欠陥にはならない、従って
１層間絶縁膜の木来持っている絶縁性を維持することが
でき、短絡欠陥の少ないＥＣＤを歩留りよく得ることが
できる。In the present invention, wiring is formed above and below the living room insulating film, and then holes are made in the insulating film for conductive connections to make conductive connections where necessary. Even if pinholes occur, they do not become short-circuit defects. Therefore, the inherent insulation properties of the single-layer insulating film can be maintained, and ECDs with fewer short-circuit defects can be obtained with a high yield.

また、本発明と同様な効果を有するものに、ＴＦＴｌと
ＴＰＴ２のゲート電極に対するソース電極、ドレイン電
極の基板に対する位置関係を互いに異なるものを用い、
ＴＦＴ間のコンタクトホールを不要にした構造もあるが
、本発明では、これよりも膜の堆積工程やフォトエツチ
ングの工程が少なくてすむ。Furthermore, in order to have the same effect as the present invention, the positional relationship of the source electrode and drain electrode with respect to the gate electrode of TFT1 and TPT2 with respect to the substrate is different from each other,
Although there are structures that do not require contact holes between TFTs, the present invention requires fewer film deposition steps and photoetching steps.

ＴＰＴを用い表示容量の大きいＥＣＤを作ろうとした場
合、ＴＰＴの欠陥を少なくし、工程数も少なくして歩留
りを上げることが求められており、本発明は、このよう
な点に鑑みて非常に優れたものである。When attempting to make an ECD with a large display capacity using TPT, it is required to reduce defects in TPT and reduce the number of steps to increase yield. It is excellent.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明のＴＰＴが付加された表示画素の平面
図。 第２図は、代表的ＥＣＤの断面図。 第３図は、各画素にＴＰＴを１個付加したアクティブマ
トリクス型ＥＣＤの回路図。 第４図は、各画素にＴＰＴを２個付加したアクティブマ
トリクス型ＥＣＤの回路図。 第５図（ａ）は、コープレーナ型ＴＰＴの断面図、（ｂ
）は、スタガー型ＴＰＴの断面図、（Ｃ）は、逆コーブ
レーナ型ＴＰＴの断面図、（ｄ）は、逆スタガー型ＴＰ
Ｔの断面図。 １　　：透明基板 ２　　：透明電極 ３、：エレクトロクロミック（ＥＣ：ｌ質４　　：四部
を有する基板 ５　：電極 ６　　：対向電極 ７　　：電解液 ８　：背景板 １１：ゲート（電極）ライン １２：ソース（電極）ライン １３：表示画素 １４：薄膜トランジスタ（ＴＰＴ） １５：第１の薄膜トランジスタ（ＴＦＴＩ）１６：第２
の薄膜トランジスタ（ＴＰＴ２）１７．２８　：パワー
バスライン １８．３２：パワーライン ２１　　　：ＴＦＴｌの半導体層 ２２　　：ＴＰＴ２の半導体層 ２３：ソースライン ２４　　：ＴＦＴｌのソース電極 ２５　　　：ＴＦＴｌのドレイン電極 ２８　　　：ＴＰＴ２のソース電極 ２７　　　二ＴＦＴ２のドレイン電極 ２９ニゲ−トライン ３０　　：ＴＦＴｌのゲート電極 ３１　　　：ＴＰＴ２のゲート電極 ３３．３４，３５．３８　：コンタクトホール３７．３
８，３９，４０　：導電性物質（酸化インジウム）４１
：パッシベーション膜 ４２　　　：ＥＣ物質（酸化タングステン）４３：居間
絶縁膜 ４４：半導体層 ４５：ソース電極 ４Ｂ＝　ドレイン電極 ４７：ゲート電極 第　３　図 第　２　図 第　５　図FIG. 1 is a plan view of a display pixel to which the TPT of the present invention is added. FIG. 2 is a cross-sectional view of a typical ECD. FIG. 3 is a circuit diagram of an active matrix type ECD in which one TPT is added to each pixel. FIG. 4 is a circuit diagram of an active matrix type ECD in which two TPTs are added to each pixel. FIG. 5(a) is a cross-sectional view of a coplanar TPT, and FIG. 5(b)
) is a cross-sectional view of a staggered TPT, (C) is a cross-sectional view of an inverted coplanar TPT, and (d) is a cross-sectional view of an inverted staggered TPT.
A cross-sectional view of T. 1: Transparent substrate 2: Transparent electrode 3,: Electrochromic (EC: l material 4: Substrate with four parts 5: Electrode 6: Counter electrode 7: Electrolyte 8: Background plate 11: Gate (electrode) line 12: Source ( Electrode) Line 13: Display pixel 14: Thin film transistor (TPT) 15: First thin film transistor (TFTI) 16: Second
Thin film transistor (TPT2) 17.28 : Power bus line 18.32 : Power line 21 : Semiconductor layer 22 of TFTl : Semiconductor layer 23 of TPTl : Source line 24 : Source electrode of TFTl 25 : Drain electrode of TFTl 28 : Drain electrode of TFTl Source electrode 27 Drain electrode 29 of TFT 2 Gate line 30 : Gate electrode 31 of TFT 1 : Gate electrode 33.34, 35.38 of TPT 2 : Contact hole 37.3
8, 39, 40: Conductive material (indium oxide) 41
: Passivation film 42 : EC material (tungsten oxide) 43 : Living room insulating film 44 : Semiconductor layer 45 : Source electrode 4B = Drain electrode 47 : Gate electrode Fig. 3 Fig. 2 Fig. 5

Claims (4)

【特許請求の範囲】[Claims] （１）絶縁性基板上に形成された複数個のエレクトロク
ロミック表示画素と、この表示画素ごとに付加された２
個の薄膜トランジスタを有し、該２個の薄膜トランジス
タのうち第１の薄膜トランジスタのドレイン電極と第２
の薄膜トランジスタのゲート電極とが互いに電気的に接
続されており、さらに第２の薄膜トランジスタのドレイ
ン電極はエレクトロクロミック表示画素に接続されてい
るエレクトロクロミック表示素子において、第１の薄膜
トランジスタのドレイン電極と第２の薄膜トランジスタ
のゲート電極の導電接続が夫々の電極の形成後になされ
ることを特徴とするエレクトロクロミック表示素子。(1) A plurality of electrochromic display pixels formed on an insulating substrate, and 2 pixels added to each display pixel.
the drain electrode of the first thin film transistor and the drain electrode of the first thin film transistor of the two thin film transistors;
In an electrochromic display element, the gate electrodes of the first thin film transistor and the second thin film transistor are electrically connected to each other, and the drain electrode of the second thin film transistor is connected to the electrochromic display pixel. An electrochromic display element characterized in that the conductive connection of the gate electrode of the thin film transistor is made after the formation of each electrode. （２）第１及び第２の薄膜トランジスタの構造がコープ
レーナ型構造である特許請求の範囲第１項記載のエレク
トロクロミック表示素子。(2) The electrochromic display element according to claim 1, wherein the first and second thin film transistors have a coplanar structure. （３）第１の薄膜トランジスタのドレイン電極と第２の
薄膜トランジスタのゲート電極を形成後、層間絶縁膜に
穴開けを行ない、そこに導電性物質を付与して導電接続
する特許請求の範囲第１項記載のエレクトロクロミック
表示素子。(3) After forming the drain electrode of the first thin film transistor and the gate electrode of the second thin film transistor, a hole is made in the interlayer insulating film, and a conductive substance is applied thereto for conductive connection. The electrochromic display element described above. （４）エレクトロクロミック物質が非晶質タングステン
である特許請求の範囲第１項記載のエレクトロクロミッ
ク表示素子。(4) The electrochromic display element according to claim 1, wherein the electrochromic substance is amorphous tungsten.