JPS61288250A - Device packaged with plural logic circuit boards - Google Patents

Abstract

PURPOSE:To reduce the labor and to prevent erroneous setting by writing an address peculiar to a substrate in a data latch in accordance with a program executed by a CPU to set the address to the substrate. CONSTITUTION:When the CPU issues a write instruction to the address common to substrates P1-Pn mounted on slots S1-Sn, the common address decoder 16 of each substrate outputs a low-level signal, but an output is generated from an AND gate 18 only at the substrate P1 because a signal line 19 is in the low level only at the substrate P1, and write data W1 from the CPU is preserved in the data latch 14, and the state of an FF 22 is inverted. When the CPU issues the write instruction again, the signal on the signal line 23 of the substrate P1 is transmitted from the terminal X of a slot S1 to the terminal Y of a slot S2 and since the signal line 23 is in the low level, and the signal line 19 of the substrate P2 is set to the low level, a write data W2 from the CPU is preserved in the latch 14 of the substrate P2.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマイクロプロセッサ等よりなるＣＰＵを搭載し
かつ同一構成を有する複数の論理回路基板をマザーボー
ド上に実装した装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an apparatus in which a CPU including a microprocessor or the like is mounted and a plurality of logic circuit boards having the same configuration are mounted on a motherboard.

（従来技術） 例えばコンピュータにおいては、大容量の主記憶部を必
要とするために、その主記憶部が複数枚の論理回路基板
（以下単に「基板」と略称する）により構成されており
、またＴＤＭ　（時分割多重装置）ヤプロトコルコンバ
ータ等においては、多数の回線を制御するための制御部
が多数の基板によって構成される。これら複数枚の基板
は、ＣＰＵ基板等とともに共通のマザーボード上に実装
される。第１図はこのような装置の代表的な構成例を示
し、マイクロプロセッサを内蔵したＣＰＵ基板１、プロ
グラムやデータを保存するためのメモリ基板２等がマザ
ーボード３上に設けられており、さらにこのマザーボー
ド３上に複数枚の基板ＰＩ、Ｐ２、−・−・−Ｐ　ｎが
実装されている。これら各種の基板はマザーボード３上
の信号線を通じて互いに接続されている。(Prior Art) For example, computers require a large-capacity main memory, so the main memory is composed of a plurality of logic circuit boards (hereinafter simply referred to as "boards"). In a TDM (time division multiplexer) or protocol converter, a control section for controlling a large number of lines is configured by a large number of boards. These multiple boards are mounted on a common motherboard together with a CPU board and the like. Figure 1 shows a typical configuration example of such a device, in which a CPU board 1 with a built-in microprocessor, a memory board 2 for storing programs and data, etc. are provided on a motherboard 3. A plurality of boards PI, P2, . . . -Pn are mounted on the motherboard 3. These various boards are connected to each other through signal lines on the motherboard 3.

ところで、上記複数枚の基板Ｐ、〜Ｐｎとして、一般に
同一構成を有するものが用いられているが、例えばＣＰ
Ｕ基板１から発せられたある一つの命令に対して複数の
基板Ｐ　Ｉ　％　Ｐ　ｎが同時に同じ動作を行なうのを
阻止するため、各基板に対して何らかの方法で固有のア
ドレス（番地）を付加する必要がある。このため従来は
、基板Ｐ１〜Ｐｎにそれぞれアドレス設定用の複数個の
スイッチを設け、それらスイッチの設定態様を各基板毎
に異ならせることによって各基板に対して固有のアドレ
スを付加していた。By the way, as the plurality of substrates P, -Pn, substrates having the same structure are generally used, but for example, CP
In order to prevent multiple boards P I % P n from simultaneously performing the same operation in response to one command issued from the U board 1, a unique address (address) is added to each board in some way. There is a need to. For this reason, conventionally, each of the boards P1 to Pn is provided with a plurality of switches for address setting, and the settings of these switches are made different for each board, thereby giving each board a unique address.

第２図はこの各基板Ｐ１〜Ｐｎに対して固有のアドレス
を付加するための構成を示し、マザーボード３を通じて
与えられる数ビット（ビット数は装置により異なる）の
アドレス情報がアドレス情報線４からディジタル比較器
５のＡ入力に入力され、また基板内に設けられた数個の
アドレス設定用スイッチ６によって設定されたスイッチ
情報がスイッチ情報ｖＡ７からディジタル比較器５のＢ
入力に入力される。ディジタル比較器５は、上記へ入力
とＢ入力とをディジタルレベルで比較し、再入力が等し
いとき、基板選択信号が基板選択信号線８から出力され
ることにより初めてその基板内の各回路が動作可能とな
る。FIG. 2 shows a configuration for adding a unique address to each of the boards P1 to Pn, and address information of several bits (the number of bits varies depending on the device) given through the motherboard 3 is digitally transmitted from the address information line 4. The switch information input to the A input of the comparator 5 and set by several address setting switches 6 provided in the board is transferred from the switch information vA7 to the B input of the digital comparator 5.
entered into the input. The digital comparator 5 compares the above input and the B input at a digital level, and when the re-inputs are equal, each circuit on the board operates only when a board selection signal is output from the board selection signal line 8. It becomes possible.

しかしながら、このようなアドレス設定方法を用いた従
来の装置では、スイッチ６の設定を必要とすること、か
つ、各基Ｎｉｐ、〜Ｐｎについてスイッチ６の設定を異
ならす必要があることに基因して下記の問題があった。However, in conventional devices using such an address setting method, the settings of the switch 6 are required, and the settings of the switch 6 need to be different for each group Nip, ~Pn. There was the following problem.

＋１１　　スイッチの設定を人間が行なわなければなら
ない。+11 Switch settings must be made by humans.

（２）　　多数のスイッチが必要な場合、スイッチ設定
のすべての組合せにおいて動作を確認しなければならず
、手間がかかる。(2) When a large number of switches are required, operation must be confirmed for all combinations of switch settings, which is time-consuming.

（３）装置に基板を実装する際（フィールドにおいて基
板増設の場合もある）、その都度人間がスイッチ設定を
行なうため、誤設定により装置の誤動作を招く可能性が
ある。(3) When mounting a board on a device (in some cases, adding a board in the field), a person must set the switches each time, so incorrect settings may cause the device to malfunction.

（発明の目的） そこで本発明は各論理回路基板固有のアドレスの設定を
ＣＰＵが実行するプログラムによって行なうことを可能
にしたこの種の装置を提供することを目的とする。(Object of the Invention) Therefore, an object of the present invention is to provide a device of this kind that allows setting of an address unique to each logic circuit board by a program executed by a CPU.

（発明の構成） 本発明の装置においては、ＣＰＵからマザーボードを通
じて与えられる共通アドレス情報をデコードするための
共通アドレスデコーダと、この共通アドレスデコーダの
低電位相当出力とマザーボード上に実装された上位基板
から送られる低電位相当信号との論理積をとるＡＮＤゲ
ートと、このＡＮＤゲートの出力に基いて低電位相当信
号をマザーボード上に実装された下位基板に対してマザ
ーボードを通じて送出する手段と、ＣＰＵから送られる
書込み用のアドレスデータを上記ＡＮＤゲートの出力に
基いて保持する手段とよりなるアドレス設定手段を備え
ている。(Structure of the Invention) The device of the present invention includes a common address decoder for decoding common address information given from the CPU through the motherboard, and an output corresponding to a low potential of the common address decoder and a high-level board mounted on the motherboard. an AND gate that performs a logical product with a signal corresponding to a low potential to be sent; a means for transmitting a signal corresponding to a low potential to a lower board mounted on the motherboard through the motherboard based on the output of the AND gate; The address setting means is provided with means for holding write address data based on the output of the AND gate.

（実　施　例） 以下第３図および第４図を参照して本発明の装置を詳細
に説明する。第３図はマザーボード３上の構成を示し、
マザーボード３は複数のコネクタを搭載している。これ
らコネクタに第１図で説明した基板Ｐ、〜Ｐｎが接続さ
れるように構成されているが、このコネクタ部をスロッ
ト５１〜Ｓｎと呼ぶことにする。信号線１１で示されて
いるように、各スロットＳ、〜Ｓｎは通常、それらのコ
ネクタの同一番号の端子どうしが接続されてるが（バス
接続）、本発明においては、信号線１２で示されている
ように、隣接するスロットどうしの異なる端子ＸとＹと
を接続する信号線を必要とする。(Example) The apparatus of the present invention will be described in detail below with reference to FIGS. 3 and 4. Figure 3 shows the configuration on the motherboard 3,
The motherboard 3 is equipped with multiple connectors. These connectors are configured to be connected to the substrates P, -Pn explained in FIG. 1, and these connector parts will be referred to as slots 51 -Sn. As shown by the signal line 11, the slots S, ~Sn are normally connected to the same numbered terminals of their connectors (bus connection); As shown in FIG. 2, a signal line is required to connect different terminals X and Y of adjacent slots.

第４図は各論理基板Ｐ　＋　−Ｐ　ｎ内の構成を示し、
アドレス情報線４、ディジタル比較器５および基板選択
信号＆’１８は第２図のものと同一である。１３はＣＰ
Ｕからマザーボード３を通じて書込み用のアドレスデー
タが与えられる信号線、１４は信号線１３からのデータ
を保持するデータランチ、１５はデータラッチ１４から
の出力信号線で、ディジクル比較器５のＢ入力に接続さ
れている。１６はアドレス情報線４を通してＣＰＵから
送られる共通アドレス情報をデコードする共通アドレス
デコーダで、その出力は出力信号線１７を通じてＡＮＤ
ゲー）１８に与えられる。このＡＮＤゲート１８には、
各スロットのＹ端子（第３図参照）からの入力信号が信
号線Ｉ９を通じて印加される。ＡＮＤゲート１Ｂの出力
は出力信号線２０を通じてデータラッチ１４へ送られ、
また、信号８１１２１を通じてフリップフロップ２２に
与えられる。このフリップフロップ２２は信号線２１の
状態を保持し、その出力信号は信号ｗａ２３を通じて各
スロットのＸ端子（第３図参照）に出力される。さらに
フリップフロップ２２の反転出力信号は信号綿２４を通
じてＡＮＤゲート１８に与えられる。ＡＮＤゲート１８
は、信号線１７．１９および２４のすべてがｒＬＪレベ
ルの時に信号＆！２０および２１に信号を出力するよう
に動作するＡＮＤゲートである。なお、最上位基板Ｐ、
のＹ端子は、第３図に示すようにｒＬＪレベルに固定さ
れる。FIG. 4 shows the configuration inside each logic board P + -P n,
Address information line 4, digital comparator 5 and board selection signal &'18 are the same as in FIG. 13 is CP
A signal line from U to which write address data is given through the motherboard 3; 14 is a data launch that holds data from the signal line 13; 15 is an output signal line from the data latch 14, which is connected to the B input of the digital comparator 5. It is connected. 16 is a common address decoder that decodes common address information sent from the CPU through the address information line 4, and its output is ANDed through the output signal line 17.
game) given to 18. This AND gate 18 has
An input signal from the Y terminal (see FIG. 3) of each slot is applied through the signal line I9. The output of AND gate 1B is sent to data latch 14 through output signal line 20,
It is also applied to the flip-flop 22 through a signal 81121. This flip-flop 22 maintains the state of the signal line 21, and its output signal is output to the X terminal of each slot (see FIG. 3) through a signal wa23. Further, the inverted output signal of the flip-flop 22 is applied to the AND gate 18 through the signal line 24. AND gate 18
is the signal &! when all signal lines 17, 19 and 24 are at rLJ level. This is an AND gate that operates to output signals to 20 and 21. In addition, the top board P,
The Y terminal of is fixed at rLJ level as shown in FIG.

以上が第４図の回路の構成であるが、本発明の装置にお
いては、各基板に固有のアドレス付けをするために、従
来は第２図におけるスイッチ６を用いていたものを、第
４図のデータラッチ１４に置き換え、人間がスイッチの
設定を行なう代りに、ＣＰＵが実行するプログラムによ
ってデータラッチにその基板の固有アドレスを書き込む
ようにしたものである。以下にその動作について説明す
る。The above is the configuration of the circuit shown in FIG. 4. In the device of the present invention, in order to uniquely address each board, the switch 6 shown in FIG. 2 is replaced with the switch 6 shown in FIG. Instead of setting the switches manually, a program executed by the CPU writes the unique address of the board into the data latch. The operation will be explained below.

（１１基板Ｐ、−Ｐｎに共通なアドレスに対してＣＰＵ
が書込み命令を発行する（この時の書込みデータをＷｌ
とする）。(CPU for the address common to 11 boards P, -Pn
issues a write command (write data at this time is
).

（２）　　この書込み命令がマザーボードを介して基板
Ｐ１〜Ｐｎに伝わり、各基板の共通アドレスデコーダ１
６が出力信号綿１７にｒＬＪレベルの信号を出力する。(2) This write command is transmitted to the boards P1 to Pn via the motherboard, and the common address decoder 1 of each board
6 outputs an rLJ level signal to the output signal line 17.

（３）　　ここで、基板Ｐ１を第３図のスロットＳ＋に
、基板Ｐ２をスロットＳ８に、基讐反Ｐ！をスロン）Ｓ
ｓにそれぞれ搭載しておくと、第、４図の信号線１９は
基板Ｐ、においてのみｒＬＪレベルとなっている（フリ
ップフロップ２２の出力は、初期状態において信号綿２
３がｒＨＪレベル、信号綿２４がｒＬＪレベルになるよ
うにしておく）ので、最上位の基板Ｐ１においてのみＡ
ＮＤゲート１８から信号線２０に出力が発生する。(3) Here, the board P1 is placed in the slot S+ in FIG. 3, the board P2 is placed in the slot S8, and the base P! Slon)S
s, the signal line 19 in FIG. 4 is at the rLJ level only on the board P (the output of the flip-flop 22 is at
3 is at rHJ level and signal cotton 24 is at rLJ level), A
An output is generated from the ND gate 18 on the signal line 20.

基ｖｉＰ　ｔ　％　Ｐ　ｘ　−−−−・−Ｐ　ｎにおい
てはＡＮＤゲー）１Ｂから出力が発生しないため何の動
作も生じない。In the group viP t % P x -----.-P n, no operation occurs because no output is generated from AND game) 1B.

（４）　　基板Ｐ、において信号線２０に出力が発生す
ることに基いて、ＣＰＵからの書込みデータＷＩがデー
タラッチ１４に保存されるとともに、フリップフロップ
２２の状態を反転させる。この反転の結果、信号線２３
はｒＬＪレベルに、信号線２４はｒＨＪレベルになる。(4) Based on the generation of an output on the signal line 20 on the substrate P, the write data WI from the CPU is stored in the data latch 14, and the state of the flip-flop 22 is inverted. As a result of this inversion, signal line 23
is at the rLJ level, and the signal line 24 is at the rHJ level.

（６１以上の動作により、基板Ｐ１においてのみ、デー
タラッチ１４にＷｌというデータを設定したことになる
。(By the operations above 61, the data Wl is set in the data latch 14 only on the board P1.

（６）　　次に再度、基板Ｐ　ｌ−Ｐ　ｎに共通なアド
レスに対して、ＣＰＵは書込み命令を発行する（この時
の書込みデータをＷ、とする）。(6) Next, the CPU issues a write command again to the address common to the boards Pl-Pn (the write data at this time is assumed to be W).

（７ン　　上記（２）と同様に信号線Ｉ７に「ＬＪレベ
ルの信号が出力される。(7) Similarly to (2) above, an LJ level signal is output to the signal line I7.

（８）　　ここで上記（４）の動作により、基板Ｐ、に
おいては信号ｍ２０に出力は発生せず、一方信号線２３
がｒＬＪレベルとなっているため、この「■、」レベル
信号がマザーボード３を通じてスロ７）５ｇのＹ端子に
伝えられ、基板Ｐ、の信号線１９をｒＬＪレベルとする
。したがって、基板Ｐ２においてのみＡＮＤゲート１８
から信号綿２０．２１に出力が発生する。(8) Here, due to the operation in (4) above, no output is generated on the signal m20 on the board P, and on the other hand, the signal line 23
is at the rLJ level, this "■," level signal is transmitted to the Y terminal of the slot 7) 5g through the motherboard 3, and sets the signal line 19 of the board P to the rLJ level. Therefore, AND gate 18 only in substrate P2
An output is generated from signal line 20.21.

（９）基板Ｐ２において上記（４）と同様な動作が生じ
、基讐反Ｐ２のデータラッチ１４にデータＷ２が保持さ
れる。(9) An operation similar to the above (4) occurs in the substrate P2, and the data W2 is held in the data latch 14 of the substrate P2.

顛　次に再々度、基板Ｐ　、　＝　Ｐ　ｎに共通なアド
レスに対してＣＰＵは書込み命令を発行する（この時の
書込みデータをＷ、とする）。Next, the CPU issues a write command again and again to the address common to the substrates P, = Pn (the write data at this time is assumed to be W).

以上の動作を反復することによって、同一構成を有する
？ｊｌ数の基板ＰＩ−Ｐｎに順次具なったアドレスを付
加することができる。By repeating the above operations, do you have the same configuration? Specific addresses can be sequentially added to the jl number of boards PI-Pn.

なお、基板Ｐ　＋　＝　Ｐ　ｎは７１ザーボード上に連
続して（基板が搭載されないスロットがないように）搭
載される必要がある。しかしながら、基板Ｐ１〜Ｐｎの
間に別種の基板を搭載したい場合がある。Note that the boards P + = P n need to be mounted consecutively on the 71 board (so that there is no slot in which no board is mounted). However, there are cases where it is desired to mount a different type of substrate between the substrates P1 to Pn.

その場合は、その基板が搭載されるスロットのＸ端子と
Ｙ端子とを短絡しておけばよい。In that case, it is sufficient to short-circuit the X terminal and Y terminal of the slot in which the board is mounted.

また各基板に設定する固有アドレス（上記の例では、Ｗ
ｌ　、ｗ、　、ｗ、）と各基板に共通なアドレス、すな
わち上記（１）、（６）、Ｏｌで発行した書込み命令の
アドレスは互いに異ならせておくことが必要である。Also, a unique address set for each board (in the above example, W
l, w, , w,) and the address common to each board, that is, the addresses of the write commands issued in (1), (6), and Ol, need to be different from each other.

（発明の効果） 本発明によれば、主記憶部が複数枚の同一基板によって
構成されるような大容量の主記憶部を必要とする情報処
理装置や、例えばＴＤＭ、プロトコルコンバータのよう
に回線制御部が多数の同一基板で構成されるような回線
制御装置等において、従来はその都度人間が行なってい
た基板のアドレス設定操作をＣＰＵが実行するプログラ
ムによって代行させることができるため、労力の低減と
誤設定の防止が可能になる効果があり、マザーボード上
に実装される同一基板が多くなる程その効果は著しいも
のになる。(Effects of the Invention) According to the present invention, information processing devices that require a large-capacity main memory where the main memory is configured by a plurality of identical boards, and circuits such as TDM and protocol converters, etc. In line control equipment, etc. where the control unit is composed of many identical boards, the CPU can now perform the board address setting operation, which was traditionally done by humans each time, by a program executed by the CPU, reducing labor. This has the effect of making it possible to prevent incorrect settings, and this effect becomes more significant as the number of identical boards mounted on the motherboard increases.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は複数枚の同一基板がマザーボード上に実装され
た装置の構成図、第２図は従来の装置において各基板に
固有なアドレス付けを行なうための回路構成図、第３Ｉ
２Ｉおよび第４図は本発明による装置において各基板に
固有なアドレス付けを行なうための回路構成図である。 図面において、ｌはＣＰＵ基板、２はメモリ基板、３は
マザーボード、４はアドレス情報線、５はディジタル比
較器、８は基板選択信号線、１４はデータラッチ、１６
は共通アドレスデコーダ、１８はＡＮＤゲート、２２は
フリツブフロップをそれぞれ示す。 特許出願人　　国際電気株式会社 代理人　弁理士　山　元　俊　仁 第１図 第２図Figure 1 is a configuration diagram of a device in which multiple identical boards are mounted on a motherboard, Figure 2 is a circuit configuration diagram for assigning unique addresses to each board in a conventional device, and Figure 3I.
2I and 4 are circuit diagrams for uniquely addressing each board in the device according to the invention. In the drawing, l is a CPU board, 2 is a memory board, 3 is a motherboard, 4 is an address information line, 5 is a digital comparator, 8 is a board selection signal line, 14 is a data latch, 16
18 represents a common address decoder, 18 represents an AND gate, and 22 represents a flip-flop. Patent applicant Kokusai Denki Co., Ltd. Agent Patent attorney Toshihito Yamamoto Figure 1 Figure 2

Claims (1)

【特許請求の範囲】 １、ＣＰＵを含む処理装置と、それぞれアドレス設定手
段を備えた複数の同一構成の論理回路基板とがマザーボ
ード上に実装されており、前記複数の論理回路基板のう
ちの所望の基板を前記ＣＰＵからアクセスする場合に、
前記ＣＰＵから前記マザーボードを通じて送られるアド
レス信号の内容と前記アドレス設定手段によって予め設
定されたアドレスとの一致を検出してこの一致が検出さ
れた基板を動作可能とする一致検出手段を各論理回路基
板が備えている装置において、 前記アドレス設定手段が、 前記ＣＰＵから前記マザーボードを通じて与えられる共
通アドレス情報をデコードするための共通アドレスデコ
ーダと、 この共通アドレスデコーダの低電位相当出力と前記マザ
ーボード上に実装された上位基板から送られる低電位相
当信号との論理積をとるＡＮＤゲートと、 このＡＮＤゲートの出力に基いて低電位相当信号を前記
マザーボード上に実装された下位基板に対して前記マザ
ーボードを通じて送出する手段と、前記ＣＰＵから送ら
れる書込み用のアドレスデータを前記ＡＮＤゲートの出
力に基いて保持する手段とを具備していることを特徴と
する複数の論理回路基板を実装した装置。 ２、前記複数の論理回路基板のうちの最上位の基板にお
ける前記ＡＮＤゲートの入力に低電位相当信号を印加し
ておくことを特徴とする特許請求の範囲第１項記載の前
記装置。 ３、前記複数の論理回路基板が前記マザーボード上に取
付けられた複数のコネクタにそれぞれ実装されているこ
とを特徴とする特許請求の範囲第１項記載の前記装置。[Claims] 1. A processing device including a CPU and a plurality of logic circuit boards each having the same configuration and each having an address setting means are mounted on a motherboard, and a desired one of the plurality of logic circuit boards When accessing the board from the CPU,
Each logic circuit board is provided with a coincidence detection means for detecting a coincidence between the contents of an address signal sent from the CPU through the motherboard and an address preset by the address setting means, and enabling the board on which this coincidence is detected. In the apparatus, the address setting means includes a common address decoder for decoding common address information given from the CPU through the motherboard, and a low potential equivalent output of the common address decoder and mounted on the motherboard. an AND gate that performs a logical product with a signal corresponding to a low potential sent from a higher-level board, and a signal corresponding to a low potential based on the output of this AND gate is sent to a lower-level board mounted on the motherboard through the motherboard. and means for holding write address data sent from the CPU based on the output of the AND gate. 2. The device according to claim 1, wherein a signal corresponding to a low potential is applied to an input of the AND gate on the uppermost board of the plurality of logic circuit boards. 3. The device according to claim 1, wherein the plurality of logic circuit boards are respectively mounted on a plurality of connectors mounted on the motherboard.