JPS61285556A - Memory writing system - Google Patents

Abstract

PURPOSE:To perform an OR operation to the contents of a memory with a single step by carrying out an OR operation between the data on the address to be written and the data to be written and writing the result of the OR operation to the memory. CONSTITUTION:An address is delivered onto an input address bus 1 from the writing side of a CPU, etc. and an address strobe signal ASTB and a selection signal CS1 are delivered to latch said address. Then the data writing signal WRT and the data are delivered to an input bus, and data are latched by a data latch B5 by the address latched by an address latch 3 by the signal ASTB and the read signal RD produced from the signal WRT sent to a data latch A4. An OR circuit 6 applies an OR operation to the contents of both latches A4 and B5. Then data are written to the writing side by the signal WR when the writing side of the CPU, etc. is set in another memory reading cycle.

Description

【発明の詳細な説明】 ■技術分野 本発明は、ビットマツプディスプレイの表示用メモリ（
ＶＲＡＭ）の、書込み装置に関するものである。[Detailed Description of the Invention] ■Technical Field The present invention relates to a display memory (
This relates to a writing device for VRAM).

■従来技術 従来、ＣＰＵによりメモリに書くというのは、前の内容
を書替えるということであり、前にあったデータは消え
てしまうものであった。■Prior Art Conventionally, when a CPU writes to memory, it means rewriting the previous content, and the previous data is erased.

前の内容を残して、即ち、ＯＲ演算を行って書込む為に
は、前記の様に、読む、ＯＲを取る。書くという３段階
の動作を必要とした。In order to retain the previous contents, that is, perform an OR operation and write, read and perform an OR operation as described above. It required a three-step action: writing.

また、ＤＭＡ　（ダイレクトメモリ　アクセス）等によ
りＯＲ演算を行うことは不可能であった。即ち。Furthermore, it has been impossible to perform an OR operation using DMA (direct memory access) or the like. That is.

書くという１ステップ動作でＯＲを取るということは不
可能であった。It was impossible to obtain an OR with a single step of writing.

■　目的 本発明は、メモリに書込む時に、書込まれるアドレスの
データと、書込もうとしているデータのＯＲ演算を行い
、その結果をメモリに書込む為の装置である。(2) Purpose The present invention is a device for performing an OR operation on data at an address to be written and data to be written when writing to a memory, and writing the result to the memory.

従来は、１）　ＣＰＵにデータを書込む、　２）　ＯＲ
演算を行う、３）メモリに書く。という３つのステップ
を踏まなければならなかったが、本発明はこれをメモリ
に書くという１つのステップで、メモリの内容とのＯＲ
演算を行う装置を提供しようとするものである。Conventionally, 1) Write data to CPU, 2) OR
perform calculations, 3) write to memory; However, in the present invention, there is only one step of writing this to memory, and the OR with the contents of memory is performed.
The purpose is to provide a device that performs calculations.

■構成 第１図は本発明の構成を示す一実施例のブロック図であ
り、１は入力アドレスバス、２は入力データバス、３は
アドレスラッチ、４はデータラッチＡ、５はデータラッ
チＢ、６はＯＲ回路、７は状態カウンター、８はアドレ
スバスドライバー、９は出力アドレスバス、１０はデー
タバス　ドライバー、１１は出力データバス、１２はモ
ードフラグである。■Configuration FIG. 1 is a block diagram of an embodiment showing the configuration of the present invention. 1 is an input address bus, 2 is an input data bus, 3 is an address latch, 4 is a data latch A, 5 is a data latch B, 6 is an OR circuit, 7 is a state counter, 8 is an address bus driver, 9 is an output address bus, 10 is a data bus driver, 11 is an output data bus, and 12 is a mode flag.

また、ＡＳＴＢはＣＰＵ等からアドレス出力に同期して
出されるアドレスストローブ信号、Ｃ８１はメモリ書込
みモードでの選択信号、ＶＲＴはデータの書込信号、Ｃ
５２はこの書込装置の２つの動作モードを設定する時の
１０書込みモードでの選択信号。Also, ASTB is an address strobe signal output from the CPU etc. in synchronization with the address output, C81 is a selection signal in memory write mode, VRT is a data write signal, and C81 is a selection signal in memory write mode.
52 is a selection signal in 10 write modes when setting two operation modes of this write device.

ＣＬＫはＣＰＵ等の書込側で使用しているクロック、Ｒ
ＳＴはリセット信号、ＲＤは書込まれる側のデータを読
込む為の信号、ｖＲは書込まれる側にデータを書込む為
の信号である。CLK is the clock used on the writing side such as the CPU, R
ST is a reset signal, RD is a signal for reading data on the writing side, and vR is a signal for writing data on the writing side.

第２図は第１図の動作を説明する為のタイミングチャー
トである。FIG. 2 is a timing chart for explaining the operation of FIG. 1.

ＣＰＵ等の書込側から、そのバスサイクルに従いまず、 １）入力アドレスバス１上にアドレスが出される。From the writing side such as the CPU, first, according to the bus cycle, 1) An address is placed on input address bus 1.

２）それをラッチする為のアドレスストローブ信号ＡＳ
ＴＢとメモリ書込みモードでの選択信号Ｃ８１が出力さ
れる。2) Address strobe signal AS to latch it
TB and a selection signal C81 in memory write mode are output.

３）その後、データの書込信号ｖＲＴとデータが入力デ
ータバス２に出される。3) After that, the data write signal vRT and the data are sent to the input data bus 2.

次が書込まれる側の動作である。The following is the operation on the writing side.

上記アドレスストローブ信号ＡＳＴＢによりアドレスラ
ッチ３にラッチされたアドレスと、データラッチＡ４へ
のデータの書込信号１１１ＲＴから作られた書込まれる
側への読込信号ＲＤによりデータラッチＢ５へデータを
ラッチする。Data is latched into the data latch B5 using the address latched in the address latch 3 by the address strobe signal ASTB and the read signal RD to the writing side generated from the data write signal 111RT to the data latch A4.

このラッチＡ４．Ｂ５の内容はＯＲ演算がＯＲ回路６に
よりなされ、ＣＰＵ等の書込側が他のメモリ読出しサイ
クルにある時に、書込側ヘデータを書込む為のｖＲ倍信
号より書込むものである。This latch A4. The content of B5 is an OR operation performed by the OR circuit 6, and is written from the vR times signal for writing data to the write side when the write side such as the CPU is in another memory read cycle.

このタイミングは第２図の様になっている。This timing is as shown in Figure 2.

即ち、データの書込信号ｗＲＴで書込まれる側への読込
信号ＲＤが作られ、ラッチＡ４．Ｂ５にデータが読込ま
れる。That is, the read signal RD to the side to be written is generated by the data write signal wRT, and the latch A4. Data is read into B5.

データの書込信号ＶＲＴの立下りで、信号Ｂがノ）イ状
態になり、信号工がロー状態になる。工信号が次にハイ
状態になるまで次のアドレスの書込みを禁止する。At the fall of the data write signal VRT, the signal B goes to a low state, and the signal goes to a low state. Writing to the next address is prohibited until the power signal goes high next time.

Ｂ信号がハイ状態になるので、次のデータの書込信号Ｖ
ＲＴの立上りでＣがハイ状態になり、状態カウンター７
が動作状態になる。Since the B signal becomes high, the next data write signal V
At the rising edge of RT, C goes high and status counter 7
becomes operational.

書込側で使用しているクロックＣＬＫ入力の立上りで状
態カウンター７は動作し、その出力Ｄ−Ｈは順次ハイ状
態になる。The state counter 7 operates at the rising edge of the clock CLK input used on the write side, and its outputs DH sequentially become high.

Ｄがハイでアドレスバス　ドライバー８、出力アドレス
バス９を介してアドレス出力を行い、ＥがハイでＯＲを
行った出力をデータバス　ドライバー１０を介して出力
データバス１１上に出力する。When D is high, an address is output via the address bus driver 8 and the output address bus 9, and when E is high, the output obtained by performing the OR operation is output onto the output data bus 11 via the data bus driver 10.

次に、Ｆがハイ、Ｇがローの間（１クロック間）ＶＲ倍
信号出力しデータを書込み、Ｈがハイになったところで
、このサイクルを停止する。Next, while F is high and G is low (for one clock period), a VR multiplied signal is output and data is written, and when H becomes high, this cycle is stopped.

次に、アドレスストローブ信号ＡＳＴＢ、メモリ書込み
モードでの選択信号Ｃ５Ｉ、データの書込信号ｖＲＴが
動作するまで停止する。Next, the operation is stopped until the address strobe signal ASTB, the memory write mode selection signal C5I, and the data write signal vRT operate.

ＩＯ書込みモードでの選択信号ＣＳ２は、入力データバ
ス２上のＤＯビットがハイで工０モードで書込まれた時
にＯＲモードを設定し、ＤＯビットがローで工０モード
で書込まれた時にデータラッチＢ５の出力の全てをロー
にしてしまい、ＯＲの動作は行われない様にする。これ
はメモリに書込まれる前に設定される。The selection signal CS2 in the IO write mode sets the OR mode when the DO bit on the input data bus 2 is high and written in the 0 mode, and when the DO bit on the input data bus 2 is low and written in the 0 mode. All the outputs of data latch B5 are set to low, so that the OR operation is not performed. This is set before being written to memory.

■効果 以上説明したように、本発明は、メモリに書込む時に、
書込まれるアドレスのデータと、書込もうとしているデ
ータのＯＲ演算を行い、その結果をメモリに書込むとい
う１つのステップで、メモリの内容とのＯＲ演算を行う
ことができるという利点がある。■Effects As explained above, when writing to memory, the present invention
There is an advantage that an OR operation can be performed with the contents of the memory in one step of performing an OR operation between the data at the address to be written and the data to be written, and writing the result to the memory.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の構成を示す一実施例のブロック図、第
２図は第１図の動作を説明する為のタイ　゛ミングチャ
ートである。 １　・・・入力アドレスバス、 ２　・・・入力データパス、３　・・・アドレスラッチ
、４　・・・データラッチＡ、５　・・・データラッチ
Ｂ。 ６・・・ＯＲ回路、７・・・状態カウンター、８　・・
・アドレスバス　ドライバー。 ９　・・・出力アドレスバス、 １０・・・データバス　ドライバー、 １１・・・出力データバス、１２・・・モードフラグ。FIG. 1 is a block diagram of one embodiment showing the configuration of the present invention, and FIG. 2 is a timing chart for explaining the operation of FIG. 1. 1...Input address bus, 2...Input data path, 3...Address latch, 4...Data latch A, 5...Data latch B. 6...OR circuit, 7...state counter, 8...
・Address bus driver. 9...Output address bus, 10...Data bus driver, 11...Output data bus, 12...Mode flag.

Claims (1)

【特許請求の範囲】 モードを記憶しているラッチと、アドレスを記憶してい
るラッチと、書込みデータを記憶するラッチと、両方の
ラッチされたデータのＯＲ演算をするゲートと、メモリ
への書込みを制御する制御回路とからなり、 モードフラグの状態により書かれたデータをそのまま書
込むモードと、書込み先のデータとのＯＲを行い書込む
２つのモードを持つことを特徴とするメモリ書込み装置
。[Claims] A latch that stores a mode, a latch that stores an address, a latch that stores write data, a gate that performs an OR operation on both latched data, and a gate that performs an OR operation on both latched data, and a latch that stores the address and writes data to the memory. What is claimed is: 1. A memory writing device comprising: a control circuit for controlling a mode flag, and having two modes: a mode in which written data is written as is according to the state of a mode flag, and a mode in which data is ORed with data at a write destination.