JPS61281715A - インバ−タ回路 - Google Patents
インバ−タ回路Info
- Publication number
- JPS61281715A JPS61281715A JP60122713A JP12271385A JPS61281715A JP S61281715 A JPS61281715 A JP S61281715A JP 60122713 A JP60122713 A JP 60122713A JP 12271385 A JP12271385 A JP 12271385A JP S61281715 A JPS61281715 A JP S61281715A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- field effect
- terminal
- fet
- effect transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高調波成分の少ないインバータ回路に関する
ものである。
ものである。
（従来の技術）
従来、ＣＭＯＳインバータ回路では、ＰチャンネルＭＯ
３とＮチャンネルＭＯＳとの直列接続において１両ＭＯ
８のゲート電極の共通接続点を入力端子とし、両ＭＯ５
のゲート電極の接続点を出力端子とし、ＰチャンネルＭ
Ｏ８のソース電極を正側電源に、ＮチャンネルＭＯＳの
ソース電極を負側電源に接続する回路構成が主に用いら
れ、その出力電圧波形は、入力端子電位の高低に対応し
て、負側電源電圧と、正側電源電圧との間を往復し、立
上り、立下りの急峻な矩形波となっていた。
３とＮチャンネルＭＯＳとの直列接続において１両ＭＯ
８のゲート電極の共通接続点を入力端子とし、両ＭＯ５
のゲート電極の接続点を出力端子とし、ＰチャンネルＭ
Ｏ８のソース電極を正側電源に、ＮチャンネルＭＯＳの
ソース電極を負側電源に接続する回路構成が主に用いら
れ、その出力電圧波形は、入力端子電位の高低に対応し
て、負側電源電圧と、正側電源電圧との間を往復し、立
上り、立下りの急峻な矩形波となっていた。
（発明が解決しようとする問題点）
従って、出力の繰り返し周波数成分に比べて、数倍ない
し士数倍の周波数成分を含み、これが同一機器のアナロ
グ信号に妨害を与える欠点が発生していた。
し士数倍の周波数成分を含み、これが同一機器のアナロ
グ信号に妨害を与える欠点が発生していた。
本発明の目的は、従来の欠点を解消し、ダイオード接続
した電界効果トランジスタが、正負電源間に直列に、挿
入され、これらの電界効果トランジスタのしきい値特性
によって、出力電圧波形の振幅が制限され、矩形波に丸
みが加わり、高調波成分が減少するインバータ回路を提
供することである。
した電界効果トランジスタが、正負電源間に直列に、挿
入され、これらの電界効果トランジスタのしきい値特性
によって、出力電圧波形の振幅が制限され、矩形波に丸
みが加わり、高調波成分が減少するインバータ回路を提
供することである。
（問題点を解決するための手段）
本発明のインバータ回路は、−導電型のチャンネルを有
する第１、第２の電界効果トランジスタと、それらとは
逆導電型のチャンネルを有する第３、第４の電界効果ト
ランジスタと、前記第１゜第３の電界効果トランジスタ
の各ゲート電極と単一の制御電位点との間の直接接続よ
りなる入力端子と、前記第１、第３の電界効果トランジ
スタの各ドレイン電極に対する共通接点への接続よりな
る出力端子と、前記第１、第３の電界効果トランジスタ
のそれぞれのソース電極と、前記第２、第４の電界効果
トランジスタのゲート電極ならびにドレイン電極との間
に各別接続と、前記第２、第４の電界効果トランジスタ
それぞれのソース電極と互いに電位を異にする第１と第
２の各電位点との間の各別の接続とよりなるものである
。
する第１、第２の電界効果トランジスタと、それらとは
逆導電型のチャンネルを有する第３、第４の電界効果ト
ランジスタと、前記第１゜第３の電界効果トランジスタ
の各ゲート電極と単一の制御電位点との間の直接接続よ
りなる入力端子と、前記第１、第３の電界効果トランジ
スタの各ドレイン電極に対する共通接点への接続よりな
る出力端子と、前記第１、第３の電界効果トランジスタ
のそれぞれのソース電極と、前記第２、第４の電界効果
トランジスタのゲート電極ならびにドレイン電極との間
に各別接続と、前記第２、第４の電界効果トランジスタ
それぞれのソース電極と互いに電位を異にする第１と第
２の各電位点との間の各別の接続とよりなるものである
。
（作 用）
本発明においては、従来の回路に対してダイオード接続
された電界効果トランジスタが、正負電源間に直列に挿
入されているため、これらの電界効果トランジスタのし
きい値特性によって、出力電圧波形は、振幅が制限され
ると共に、立上り、立下りの終点近傍の傾斜がゆるやか
になり、矩形波に丸みが加わり、高調波成分が減少する
ものである。
された電界効果トランジスタが、正負電源間に直列に挿
入されているため、これらの電界効果トランジスタのし
きい値特性によって、出力電圧波形は、振幅が制限され
ると共に、立上り、立下りの終点近傍の傾斜がゆるやか
になり、矩形波に丸みが加わり、高調波成分が減少する
ものである。
（実施例）
本発明の実施例を第１図および第２図に基づいて説明す
る。
る。
第１図は本発明のインバータ回路の第１の実施例を示す
もので、同図（ａ）において１本回路はｐ型チャンネル
を有する第１、第２の電界効果トランジスタ１，２とｎ
型チャンネルを有する第３、第４の電界効果トランジス
タ３，４と、第１、第３の電界効果トランジスタ１，３
の各ゲート電極と単一の制御電位差との間の直接接続よ
りなる入力端子５と、第１、第３の電界効果トランジス
タ１．３の各ドレイン電極に対する共通接続への接続よ
りなる出力端子６と、第１、第３の電界効果トランジス
タ１，３のそれぞれのソース電極と、第２、第４の電界
効果トランジスタ２，４のゲート電極ならびにドレイン
電極との間の各別接続と、第２、第４の電界効果トラン
ジスタ２．４のそれぞれのソース電極と正側電源端子７
と負側電源端子８との間の各別接続とより構成されてい
る。
もので、同図（ａ）において１本回路はｐ型チャンネル
を有する第１、第２の電界効果トランジスタ１，２とｎ
型チャンネルを有する第３、第４の電界効果トランジス
タ３，４と、第１、第３の電界効果トランジスタ１，３
の各ゲート電極と単一の制御電位差との間の直接接続よ
りなる入力端子５と、第１、第３の電界効果トランジス
タ１．３の各ドレイン電極に対する共通接続への接続よ
りなる出力端子６と、第１、第３の電界効果トランジス
タ１，３のそれぞれのソース電極と、第２、第４の電界
効果トランジスタ２，４のゲート電極ならびにドレイン
電極との間の各別接続と、第２、第４の電界効果トラン
ジスタ２．４のそれぞれのソース電極と正側電源端子７
と負側電源端子８との間の各別接続とより構成されてい
る。
次に第１図（ｂ）により本回路の動作を説明する。
入力端子信号がハイレベルすなわち、電界効果トランジ
スタ１，３のゲートが近似的に電源端子７の電位Ｖ。Ｉ
、のとき、電界効果トランジスタ１はＯＦＦとなり、電
界効果トランジスタ３はＯＮであり、出力はローレベル
となる。しかし、電界効果トランジスタのゲートはドレ
インと接続された、いわゆるダイオード構造であるため
、出力端子の電圧が電界効果トランジスタ４のしきい値
電圧ＶｔＨより充分高いときは、電界効果トランジスタ
４のゲート電界もしきい値電圧より充分高く、電界効果
トランジスタ４が低インピーダンスの状態にＯＮＬ、て
いて、負荷容量の放電を行なう。しかし、出力端電圧が
次第に低下し、Ｖ、Ｈに近づくと、電界効果トランジス
タ４は次第にＯＦＦに近づき、放電電流も減少する。以
上よりわかるように、出力端子６のローレベルは負側電
源端子８の電位Ｖ。（＝０）ではなく、Ｖ＄ｇ＋Ｖ？Ｎ
すなわちＶＡＮとなり、またＶＴＲの近づくにつれて時
間軸上での電圧低下はゆるやかとなり、波形として丸く
なる。
スタ１，３のゲートが近似的に電源端子７の電位Ｖ。Ｉ
、のとき、電界効果トランジスタ１はＯＦＦとなり、電
界効果トランジスタ３はＯＮであり、出力はローレベル
となる。しかし、電界効果トランジスタのゲートはドレ
インと接続された、いわゆるダイオード構造であるため
、出力端子の電圧が電界効果トランジスタ４のしきい値
電圧ＶｔＨより充分高いときは、電界効果トランジスタ
４のゲート電界もしきい値電圧より充分高く、電界効果
トランジスタ４が低インピーダンスの状態にＯＮＬ、て
いて、負荷容量の放電を行なう。しかし、出力端電圧が
次第に低下し、Ｖ、Ｈに近づくと、電界効果トランジス
タ４は次第にＯＦＦに近づき、放電電流も減少する。以
上よりわかるように、出力端子６のローレベルは負側電
源端子８の電位Ｖ。（＝０）ではなく、Ｖ＄ｇ＋Ｖ？Ｎ
すなわちＶＡＮとなり、またＶＴＲの近づくにつれて時
間軸上での電圧低下はゆるやかとなり、波形として丸く
なる。
出力端子６がローレベルからハイレベルに変るとき、す
なわち、入力端子５の信号がハイレベルからローレベル
に変るときも同様であり、ｐ型チャンネル電界効果トラ
ンジスタ１，２の動作は先にのべてｎ型チャンネル電界
効果トランジスタ３゜４と類似であるから説明を省略す
る。電界効果トランジスタ２のしきい値電圧をＶ□とす
ると、出力端子のハイレベルは■。Ｄ Ｖ？？となり
、またＶＯＯＶ？Ｐに近づくにつれて１時間軸上での電
圧上昇はゆるやかとなり、波形として丸くなる。
なわち、入力端子５の信号がハイレベルからローレベル
に変るときも同様であり、ｐ型チャンネル電界効果トラ
ンジスタ１，２の動作は先にのべてｎ型チャンネル電界
効果トランジスタ３゜４と類似であるから説明を省略す
る。電界効果トランジスタ２のしきい値電圧をＶ□とす
ると、出力端子のハイレベルは■。Ｄ Ｖ？？となり
、またＶＯＯＶ？Ｐに近づくにつれて１時間軸上での電
圧上昇はゆるやかとなり、波形として丸くなる。
以上より、出力端子６の波形は第１図（ｂ）に示すよう
になる。この波形を従来のインバータ回路の出力波形と
比較すると （１） 振幅が小さい （２）立上り、立下りの終了時点での波形が丸くなって
いる。このことは、高調波成分が少ないことを意味して
いる。なお、信号成分も小さくなるが、次段にフィード
バック付インバータ等のオートバイアスされた入力回路
でつなげば、信号伝達上全く問題ない。
になる。この波形を従来のインバータ回路の出力波形と
比較すると （１） 振幅が小さい （２）立上り、立下りの終了時点での波形が丸くなって
いる。このことは、高調波成分が少ないことを意味して
いる。なお、信号成分も小さくなるが、次段にフィード
バック付インバータ等のオートバイアスされた入力回路
でつなげば、信号伝達上全く問題ない。
次に本発明の第２の実施例を第２図により説明する。第
２図（ａ）に示すように、本回路は第１図（ａ）の回路
を２段縦続接続したものである。
２図（ａ）に示すように、本回路は第１図（ａ）の回路
を２段縦続接続したものである。
第１図の回路においては、第１図（ｂ）に示す出力波形
は立上り、立下りの当初は１時間軸上で角ぼっており、
丸味をおびた形となっていないのに対し、本実施例では
この点も改良され、丸味をもたせである。すなわち、電
界効果トランジスタ１’、３’の入力として、第１図（
ｂ）の波形で示すように、ハイレベル、ローレベルの充
分な値になるまでに時間おくれをもった波形を用いるこ
とにより、電界効果トランジスタ１′、３″の充放電の
最初の電流を減らせることになり、結果として充放電の
スタ・−ト時点での波形に丸味をもたせることができる
。
は立上り、立下りの当初は１時間軸上で角ぼっており、
丸味をおびた形となっていないのに対し、本実施例では
この点も改良され、丸味をもたせである。すなわち、電
界効果トランジスタ１’、３’の入力として、第１図（
ｂ）の波形で示すように、ハイレベル、ローレベルの充
分な値になるまでに時間おくれをもった波形を用いるこ
とにより、電界効果トランジスタ１′、３″の充放電の
最初の電流を減らせることになり、結果として充放電の
スタ・−ト時点での波形に丸味をもたせることができる
。
本実施例によれば、第２図（ｂ）に示すように、立上り
、立下りの開始および終了の両方において、時間軸上に
おいて丸味をもった波形となり、第１図の場合に比べて
、一層高調波成分の少ない波形となる。
、立下りの開始および終了の両方において、時間軸上に
おいて丸味をもった波形となり、第１図の場合に比べて
、一層高調波成分の少ない波形となる。
（発明の効果）
本発明によれば、アナログ回路への妨害信号となる高調
波成分の少ないディジタル信号出力を得られる効果があ
る。
波成分の少ないディジタル信号出力を得られる効果があ
る。
第１図（ａ）は本発明の第１実施例におけるインバータ
回路の回路図、第１図（ｂ）は同出力波形図、第２図（
ａ）は本発明の第２実施例のインバータ回路の回路図、
第２図（ｂ）は同出力波形図である。 １ 、１’、２．２’ ・・・ ｐ型チャンネル電界効
果トランジスタ、 ３ 、３’、４ 、４’ ・・・
ｎ型チャンネル電界効果トランジスタ、 ５，５′ ・
・・入力端子、６，６′ ・・・出力端子、 ７，７′
・・・正側電源端子、 ８，８′ ・・・負側電源端
子、Ｖｌ）（１・・・正側電源電圧、Ｖｓｉ（＝Ｏ）
・・・負側電源電圧、Ｖ？）Ｉ＋Ｖ？Ｐ・・・電界効
果トランジスタのしきい値電圧。 特許出願人 松下電器産業株式会社 第１図 （ｂ）
回路の回路図、第１図（ｂ）は同出力波形図、第２図（
ａ）は本発明の第２実施例のインバータ回路の回路図、
第２図（ｂ）は同出力波形図である。 １ 、１’、２．２’ ・・・ ｐ型チャンネル電界効
果トランジスタ、 ３ 、３’、４ 、４’ ・・・
ｎ型チャンネル電界効果トランジスタ、 ５，５′ ・
・・入力端子、６，６′ ・・・出力端子、 ７，７′
・・・正側電源端子、 ８，８′ ・・・負側電源端
子、Ｖｌ）（１・・・正側電源電圧、Ｖｓｉ（＝Ｏ）
・・・負側電源電圧、Ｖ？）Ｉ＋Ｖ？Ｐ・・・電界効
果トランジスタのしきい値電圧。 特許出願人 松下電器産業株式会社 第１図 （ｂ）
Claims (1)
- 一導電型のチャンネルを有する第１、第２の電界効果ト
ランジスタと、該第１、第２の電界効果トランジスタと
は逆導電型のチャンネルを有する第３、第４の電界効果
トランジスタと、前記第１、第３の電界効果トランジス
タの各ゲート電極と単一の制御電位点との間の直接接続
よりなる入力端子と、前記第１、第３の電界効果トラン
ジスタの各ドレイン電極に対する共通接続点への接続よ
りなる出力端子と、前記第１、第３の電界効果トランジ
スタのそれぞれのソース電極と、前記第２、第４の電界
効果トランジスタのゲート電極ならびにドレイン電極と
の間に各別接続と、前記第２、第４の電界効果トランジ
スタのそれぞれのソース電極と互いに電位を異にする第
１と第２の各電位点との間の各別の接続とよりなること
を特徴とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122713A JPS61281715A (ja) | 1985-06-07 | 1985-06-07 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122713A JPS61281715A (ja) | 1985-06-07 | 1985-06-07 | インバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61281715A true JPS61281715A (ja) | 1986-12-12 |
Family
ID=14842756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60122713A Pending JPS61281715A (ja) | 1985-06-07 | 1985-06-07 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281715A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282924A (ja) * | 1988-05-09 | 1989-11-14 | Seiko Epson Corp | トライステートインバータ及びそれを用いたフリップフロップ |
| JPH05129849A (ja) * | 1991-10-30 | 1993-05-25 | Nec Corp | Ｉｆリミツタ増幅回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142061A (en) * | 1978-04-27 | 1979-11-05 | Mitsubishi Electric Corp | Complementary fet logic circuit |
| JPS60256224A (ja) * | 1984-05-31 | 1985-12-17 | Mitsubishi Electric Corp | 相補形論理回路 |
-
1985
- 1985-06-07 JP JP60122713A patent/JPS61281715A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142061A (en) * | 1978-04-27 | 1979-11-05 | Mitsubishi Electric Corp | Complementary fet logic circuit |
| JPS60256224A (ja) * | 1984-05-31 | 1985-12-17 | Mitsubishi Electric Corp | 相補形論理回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282924A (ja) * | 1988-05-09 | 1989-11-14 | Seiko Epson Corp | トライステートインバータ及びそれを用いたフリップフロップ |
| JPH05129849A (ja) * | 1991-10-30 | 1993-05-25 | Nec Corp | Ｉｆリミツタ増幅回路 |
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