JPS61270912A - Comparator circuit - Google Patents
Comparator circuitInfo
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- JPS61270912A JPS61270912A JP11341385A JP11341385A JPS61270912A JP S61270912 A JPS61270912 A JP S61270912A JP 11341385 A JP11341385 A JP 11341385A JP 11341385 A JP11341385 A JP 11341385A JP S61270912 A JPS61270912 A JP S61270912A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、並列型A/Dコンバータ等に用いられる差動
形のコンパレータ回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a differential comparator circuit used in parallel A/D converters and the like.
従来の技術
従来のコンパレータ回路では第3図に示すように、差動
増幅回路とラッチ回路で構成されるストローブコンパレ
ータ回路130入力段としてレベルシフトおよびインピ
ーダンス変換を目的のためにエミッタフォロア回路がよ
く設けられる。通常これらのコンパレータ回路13はE
CLレベルで動作させるために、第3図に示すように電
源は■εEに一5vあるいは−5,2Vを印加する。そ
の場合入力信号レベルはOvである接地電位を基準にし
て、その電位から一1vないし一2vのダイナミックレ
ンジでVINに印加される。その入力信号をトランジス
タ1、ダイオード3でレベルシフトしてストローブコン
パレータ回路13の入力端子A及びBに印加する。こう
することによって差動入力トランジスタ23.24を飽
和させることなく、動作させることができるわけである
。第3図中5及び7はそれぞれ定電流源としてのトラン
ジスタ及び抵抗である。またトランジスタ25.26は
差動増幅された信号をラッチするためのラッチトランジ
スタ対、21.22は負荷抵抗、27.28は端子cp
。2. Description of the Related Art In conventional comparator circuits, as shown in FIG. 3, an emitter follower circuit is often provided as the input stage of a strobe comparator circuit 130 consisting of a differential amplifier circuit and a latch circuit for the purpose of level shifting and impedance conversion. It will be done. Usually these comparator circuits 13 are E
In order to operate at the CL level, the power supply applies -5V or -5.2V to ■εE as shown in FIG. In this case, the input signal level is applied to VIN in a dynamic range of 11v to 12v from the ground potential which is Ov. The input signal is level-shifted by transistor 1 and diode 3 and applied to input terminals A and B of strobe comparator circuit 13. By doing so, the differential input transistors 23 and 24 can be operated without being saturated. In FIG. 3, 5 and 7 are a transistor and a resistor, respectively, as constant current sources. Also, transistors 25 and 26 are a pair of latch transistors for latching differentially amplified signals, 21 and 22 are load resistors, and 27 and 28 are terminals cp
.
■に印加されるサンプリングパルスによって差動モード
とラッチモードを切り換えるためのスイッチングトラン
ジスタ、29及び30は定電流源としてのトランジスタ
及び抵抗である。また第3図ではエミッタフォロア回路
と端子A側の入力についてのみ記載しであるが、同様の
エミッタフォロア回路が端子B側にも接続されている。Switching transistors 29 and 30 for switching between differential mode and latch mode by the sampling pulse applied to (2) are transistors and resistors as constant current sources. Further, although only the emitter follower circuit and the input on the terminal A side are shown in FIG. 3, a similar emitter follower circuit is also connected to the terminal B side.
発明が解決しようとする問題点
ところで、第3図の従来例の]ンバレータ回路をA/D
コンパレータに用いた場合、その出力レベルをTTLレ
ベルにし、かつ正の単一電源(例えば+5V)で動作さ
せようとすると、VEεをグランドレベルに、グランド
レベルを+5■のVcc電源にする必要がある。この時
、入力信号レベルは+5■を基準にして入力されること
になり、VCC電圧が変動する可能性のあることを考え
れば、入力信号がVcc以上になる場合も発生する。Problems to be Solved by the Invention By the way, the inverter circuit of the conventional example shown in FIG.
When used as a comparator, if you want to set its output level to TTL level and operate with a single positive power supply (for example, +5V), it is necessary to set VEε to ground level and set the ground level to +5■ Vcc power supply. . At this time, the input signal level is input with reference to +5■, and considering that the VCC voltage may fluctuate, the input signal may be higher than Vcc.
本発明はかかる点に鑑みてなされたもので、簡単な構成
で、コンパレータ回路を用いるA/D回路コンパレータ
等の出力形式がECLまたはTTLレベルのいずれの場
合の電源系統にも適用できるようにしたコンパレータ回
路を提供することを目的としている。The present invention has been made in view of this point, and has a simple configuration that can be applied to power supply systems in which the output format of an A/D circuit comparator using a comparator circuit is either ECL or TTL level. The purpose is to provide a comparator circuit.
問題点を解決するための手段
本発明は上記問題点を解決するもので、NPNトランジ
スタで構成したエミッタフ40ア回路とPNPトランジ
スタで構成したエミッタフォロア回路の出力端を共通に
して差動コンパレータ回路の入力端子に接続し、それぞ
れのエミッタフォロア回路の電流源トランジスタのベー
ス電位を互いに連動して制御することにより、一方のエ
ミッタフォロア回路のみを駆動するようにしたものであ
る。Means for Solving the Problems The present invention solves the above-mentioned problems, and uses a differential comparator circuit in which the output ends of an emitter follower circuit made of NPN transistors and an emitter follower circuit made of PNP transistors are shared. By connecting to the input terminal and controlling the base potentials of the current source transistors of the respective emitter follower circuits in conjunction with each other, only one of the emitter follower circuits is driven.
作用
本発明は上記した構成により、正電源、負電源いずれの
場合にも入力信号レベルをグランドレベルを基準として
印加できるようになし、かついずれの場合にも差動コン
パレータへの入力レベルを一定にして、差動人力トラン
ジスタが飽和しない動作領域に入力レベルをシフトする
ものである。Effect of the Invention With the above-described configuration, the present invention makes it possible to apply the input signal level based on the ground level in both cases of positive power supply and negative power supply, and to keep the input level to the differential comparator constant in both cases. In this way, the input level is shifted to an operating region where the differential human power transistor does not saturate.
実施例
以下本発明の一実施例を図面に基づいて説明する。第1
図は本発明のコンパレータ回路の一実施例を示す回路図
である。第1図において、1はNPNエミッタフォロア
トランジスタ、2はPNPエミッタフォロアトランジス
タ、3.4はレベルシフトダイオード、5.6は定電流
回路用のNPN及びPNPトランジスタ、7,8は電流
値を決める抵抗である。9.11はスイッチ、10.1
2はバイアス電源、13は第3図に示した従来例と同一
の差動形式のストローブコンパレータ回路である。EXAMPLE An example of the present invention will be described below based on the drawings. 1st
The figure is a circuit diagram showing one embodiment of the comparator circuit of the present invention. In Figure 1, 1 is an NPN emitter follower transistor, 2 is a PNP emitter follower transistor, 3.4 is a level shift diode, 5.6 is an NPN and PNP transistor for a constant current circuit, and 7 and 8 are resistors that determine the current value. It is. 9.11 is a switch, 10.1
2 is a bias power supply, and 13 is a differential type strobe comparator circuit which is the same as the conventional example shown in FIG.
各々エミッタフォロア回路の出力は共通接続され、スト
ローブコンパレータ13の一方の入力端子へへ接続され
ている。またスイッチ9.11は連動して動作し、スイ
ッチ9がa側に接続される時はスイッチ11はC側に接
続される。この時はPNPトランジスタ6はオフ状態、
NPNI−ランジスタ5はそのベースにバイアス電源1
2で与えられるバイアス電圧が印加されてオン状態とな
り、トランジスタ1、ダイオード3、トランジスタ5、
抵抗7で形成されるNPNエミッタフォロア回路が作動
し、トランジスタ2、ダイオード4、トランジスタ6、
抵抗8で形成されるPNPエミッタフォロア回路は作動
しない。したがって、この時はトランジスタ1のベース
に接続される入力端子VtNt に印加された信号は第
2図<a >に示されるようにレベルシフトとインピー
ダンス変換が行われて端子Aに出力される。スイッチ9
がb側に接続され、スイッチ11がd側に接続される時
は、上記の動作の逆で、PNPエミッタフォロア回路が
差動し、第2図(b)に示されるようにトランシタ2の
ベースに接続される入力端子VIN2に印加された信号
がレベルシフ1−とインピーダンス変換が行なわれて端
子Aに出力される。すなわち、電源端子V1をグランド
レベルとし、■2を例えば−5■のような負電源として
使する時は、スイッチ9゜11をそれぞれa、C側へ接
続してNPNエミッタフォロア回路を作動させ、他方v
1を+5vのような正電源とし、v2をグランドレベル
として使用する時はスイッチ9,11をそれぞれす、d
側へ接続してPNPエミッタフォロア回路を作動させる
ことによって、ECL系、TTL系のいずれの電源系統
でも、一つの回路で、入力信号レベルをグランドレベル
を基準として動作させることが可能となるものである。The outputs of each emitter follower circuit are commonly connected and connected to one input terminal of the strobe comparator 13. Further, the switches 9 and 11 operate in conjunction with each other, and when the switch 9 is connected to the A side, the switch 11 is connected to the C side. At this time, the PNP transistor 6 is in the off state.
NPNI - transistor 5 has bias power supply 1 at its base
A bias voltage given by 2 is applied and turns on, transistor 1, diode 3, transistor 5,
The NPN emitter follower circuit formed by resistor 7 is activated, transistor 2, diode 4, transistor 6,
The PNP emitter follower circuit formed by resistor 8 is not activated. Therefore, at this time, the signal applied to the input terminal VtNt connected to the base of the transistor 1 undergoes level shift and impedance conversion as shown in FIG. 2<a>, and is output to the terminal A. switch 9
When the switch 11 is connected to the b side and the switch 11 is connected to the d side, the above operation is reversed, and the PNP emitter follower circuit is differentially connected to the base of the transistor 2 as shown in Fig. 2(b). The signal applied to the input terminal VIN2 connected to the terminal A is subjected to level shift 1- and impedance conversion and is output to the terminal A. That is, when the power supply terminal V1 is set to the ground level and ■2 is used as a negative power supply such as -5■, the switches 9 and 11 are connected to the a and C sides, respectively, and the NPN emitter follower circuit is activated. On the other hand v
When using 1 as a positive power supply such as +5V and v2 as a ground level, switch switches 9 and 11 respectively.
By connecting it to the side and activating the PNP emitter follower circuit, it is possible to operate both ECL and TTL power systems with one circuit, with the input signal level referenced to the ground level. be.
なお、実施例では9.11は単なるスイッチとしたが、
もちろんトンジスタで構成した電気的スイッチにするこ
とも可能である。In addition, in the example, 9.11 was a simple switch, but
Of course, it is also possible to use an electric switch composed of transistors.
発明の効果
以上本発明によれば、きわめて簡単な回路構成で、電源
の正負にかかわらず、グランドレベルを基準とする入力
信号レベルで動作するコンパレータ回路を実現できるも
のである。Effects of the Invention According to the present invention, it is possible to realize a comparator circuit that operates at an input signal level with the ground level as a reference, regardless of whether the power supply is positive or negative, with an extremely simple circuit configuration.
第1図は本発明の一実施例におけるコンパレータ回路を
示す回路図、第2図は本実施例の作用を説明するための
波形図、第3図は従来のコンパレータ回路を示す回路図
である。
1・・・NPNエミッタフォロアトランジスタ、2・・
・PNPエミッタフォロアトランジスタ、5・・・定電
流回路用NPNトランジスタ、6・・・定電流回路用P
NPt−ランジスタ、9.11・・・スイッチ、10゜
12・・・バイアス電源、13・・・ストローブコンパ
レータ代理人 森 本 義 仏
画1図
/−MINヱξブノ7thアトランシ′ス!2 −−
/’NFLhi7fO7)うyS’775−一友を掴蓼
fdf)Npy(ランシ゛スダ6−−一支tA、FEr
llArvtpトランシ゛スダf、/f−−−スΔツチ
lp、12−−−バイアに電う東
第2図
(−KWン
ア
(↑りV)
(θV)FIG. 1 is a circuit diagram showing a comparator circuit according to an embodiment of the present invention, FIG. 2 is a waveform diagram for explaining the operation of this embodiment, and FIG. 3 is a circuit diagram showing a conventional comparator circuit. 1...NPN emitter follower transistor, 2...
・PNP emitter follower transistor, 5... NPN transistor for constant current circuit, 6... P for constant current circuit
NPt-transistor, 9.11...Switch, 10゜12...Bias power supply, 13...Strobe comparator representative Yoshi Morimoto Buddhist painting 1/-MINヱξBuno 7th atrancy! 2 ---
/'NFLhi7fO7) UyS'775-Grab Kazutomo fdf) Npy (Rancisda 6--IchishitA, FEr
llArvtp transducer f, /f---Status lp, 12---Electric power to via via East 2nd figure (-KW an (↑R V) (θV)
Claims (1)
ロア回路とPNPトランジスタで構成した第2のエミッ
タフォロア回路を有し、前記それぞれのエミッタフォロ
ア回路の出力端子同士を共通接続して差動コンパレータ
回路の入力端子に接続し、前記それぞれのエミッタフォ
ロア回路の電流源トランジスタのベース電位を制御する
ことによって、任意の一方のエミッタフォロア回路のみ
を作動させるように構成したコンパレータ回路。1. It has a first emitter follower circuit composed of an NPN transistor and a second emitter follower circuit composed of a PNP transistor, and the output terminals of the respective emitter follower circuits are commonly connected to each other to input the differential comparator circuit. A comparator circuit connected to the terminal and configured to operate only one of the emitter follower circuits by controlling the base potential of the current source transistor of each of the emitter follower circuits.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11341385A JPS61270912A (en) | 1985-05-27 | 1985-05-27 | Comparator circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11341385A JPS61270912A (en) | 1985-05-27 | 1985-05-27 | Comparator circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61270912A true JPS61270912A (en) | 1986-12-01 |
Family
ID=14611633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11341385A Pending JPS61270912A (en) | 1985-05-27 | 1985-05-27 | Comparator circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61270912A (en) |
-
1985
- 1985-05-27 JP JP11341385A patent/JPS61270912A/en active Pending
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