JPS61264932A - デイジタルデ−タ多重化装置 - Google Patents
デイジタルデ−タ多重化装置Info
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- JPS61264932A JPS61264932A JP10723285A JP10723285A JPS61264932A JP S61264932 A JPS61264932 A JP S61264932A JP 10723285 A JP10723285 A JP 10723285A JP 10723285 A JP10723285 A JP 10723285A JP S61264932 A JPS61264932 A JP S61264932A
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- circuit
- bus
- multiplexing
- data bus
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の電話器やデータ端末等のディジタル
データを多重化し、日本電信電話会社等が提供する複数
の高速ディジタル回線に接続することを可能にするディ
ジタルデータ多重化装置に関するものでおる。
データを多重化し、日本電信電話会社等が提供する複数
の高速ディジタル回線に接続することを可能にするディ
ジタルデータ多重化装置に関するものでおる。
第４図は従来のディジタルデータ多重化装置を示すブロ
ック接続図であり、図において、１はデータ端末、２は
電話器で、これらがそれぞれ端末インタフェース回路１
１．１２を介して多重化回路３に接続される。４は多重
化制御回路、５は回線インタフェース回路、６はディジ
タルデータ多重化装置の全体ブロック、７は高速ディジ
タル回線の加入者側の終端装置で、通常ＤＳＵ（データ
回線終端装置）と呼ばれる。
ック接続図であり、図において、１はデータ端末、２は
電話器で、これらがそれぞれ端末インタフェース回路１
１．１２を介して多重化回路３に接続される。４は多重
化制御回路、５は回線インタフェース回路、６はディジ
タルデータ多重化装置の全体ブロック、７は高速ディジ
タル回線の加入者側の終端装置で、通常ＤＳＵ（データ
回線終端装置）と呼ばれる。
次に動作について説明する。データ端末１めるいに電話
器からの信号は、端末インタフェース回路１１．１２に
おいてフォーマット変換あるいにアナログ／ディジタル
変換等の処理を受けた後、多重化回路３に入力され、多
重化制御回路４の制御の４とに所定の伝送レートをもつ
信号に多重化され、回線インタフェース回路５において
フレーム同期用ビットやサービスピットが付加され、Ｃ
ＭＩ符号変換された後に、高速ディジタル回線のＤＳＵ
７に出力される。逆に、ＤＳＵ７から送られてきた信号
は、回線インタフェース回路５においてＣＭＩ符号がユ
ニポーラ符号に変換され、タイミング抽出、フレーム同
期がとられた後、ユーザが使用できるチャネルの信号が
多重化回路３に導かれて、多重化制御回路４の制御のも
とに多重信号が分離され、各々の端末インタフェース回
路１１．１２等に入力される。データ端末１が接続され
る端末インタフェース回路１１では、速度変換やフォー
マットｆ換等の処理の後、所定のデータ形式でデータ端
末１にデータが受信される。
器からの信号は、端末インタフェース回路１１．１２に
おいてフォーマット変換あるいにアナログ／ディジタル
変換等の処理を受けた後、多重化回路３に入力され、多
重化制御回路４の制御の４とに所定の伝送レートをもつ
信号に多重化され、回線インタフェース回路５において
フレーム同期用ビットやサービスピットが付加され、Ｃ
ＭＩ符号変換された後に、高速ディジタル回線のＤＳＵ
７に出力される。逆に、ＤＳＵ７から送られてきた信号
は、回線インタフェース回路５においてＣＭＩ符号がユ
ニポーラ符号に変換され、タイミング抽出、フレーム同
期がとられた後、ユーザが使用できるチャネルの信号が
多重化回路３に導かれて、多重化制御回路４の制御のも
とに多重信号が分離され、各々の端末インタフェース回
路１１．１２等に入力される。データ端末１が接続され
る端末インタフェース回路１１では、速度変換やフォー
マットｆ換等の処理の後、所定のデータ形式でデータ端
末１にデータが受信される。
また、電話器２が接続される端末インク７工−ス回路１
２では、速度変換やディジタル／アナログ変換等の処理
の後、アナログ音声信号として電話器に受信される。端
末装置には、データ端末や電話器の他にもデータモデム
やＰＢＸ（構内網ディジタル交換機）、テレビ会議装置
、 ＬＡＮ （ＬｏｏａｌＡｒｅａ Ｎｅｔｗｏｒｋ
）なども端末インタフェース回路を取替えるだけで接続
可能となる。なお、ここでは、多重化機能と多重分離機
能とを有する処理回路を便宜上上記のように単に多重化
回路と呼んでおり、同様に多重化制御と多重分離制御の
機能をもつ制御回路を単に多重化制御回路４と呼んでお
り、以下においても同様の表現をする。
２では、速度変換やディジタル／アナログ変換等の処理
の後、アナログ音声信号として電話器に受信される。端
末装置には、データ端末や電話器の他にもデータモデム
やＰＢＸ（構内網ディジタル交換機）、テレビ会議装置
、 ＬＡＮ （ＬｏｏａｌＡｒｅａ Ｎｅｔｗｏｒｋ
）なども端末インタフェース回路を取替えるだけで接続
可能となる。なお、ここでは、多重化機能と多重分離機
能とを有する処理回路を便宜上上記のように単に多重化
回路と呼んでおり、同様に多重化制御と多重分離制御の
機能をもつ制御回路を単に多重化制御回路４と呼んでお
り、以下においても同様の表現をする。
第５図は第４図に示したものと同様のディジタルデータ
多重化装置６ｍ、５ｂを複数の高速ディジタル回線に接
続したものを示す。
多重化装置６ｍ、５ｂを複数の高速ディジタル回線に接
続したものを示す。
従来のディジタル多重化装置は以上のように構成されて
いるので、第４図のようにこれを高速ディジタル回線に
接続する場合には、高速ディジタル回線の０８０７ｍ、
７ｂと同じ台数のディジタルデータ多重化装置が必要と
なるとともに、第５図のディジタルデータ多重伝送装置
６ａに収容されたデータ端末１＆や電話器２ａは、ディ
ジタルデータ多重化装置６ｂにつながるＤＳＵ７ｂ４Ｃ
Ｕ接続できず、データ端末１ｂや電話器２ｂは、ディジ
タルデータ多重化装置６ａにつながるＤＳＵ７ａには接
続できないという問題点があった。ま４、Ｄ８［７７ｍ
からの信号をディジタルデータ多重化装置を経由してＤ
ＳＵ７ｂに中継転送する場合には、同種の端末インタフ
ェース回路どうしを結線８のように折返しで接続するこ
とになり、経済的に構成できないなどの問題点があった
。
いるので、第４図のようにこれを高速ディジタル回線に
接続する場合には、高速ディジタル回線の０８０７ｍ、
７ｂと同じ台数のディジタルデータ多重化装置が必要と
なるとともに、第５図のディジタルデータ多重伝送装置
６ａに収容されたデータ端末１＆や電話器２ａは、ディ
ジタルデータ多重化装置６ｂにつながるＤＳＵ７ｂ４Ｃ
Ｕ接続できず、データ端末１ｂや電話器２ｂは、ディジ
タルデータ多重化装置６ａにつながるＤＳＵ７ａには接
続できないという問題点があった。ま４、Ｄ８［７７ｍ
からの信号をディジタルデータ多重化装置を経由してＤ
ＳＵ７ｂに中継転送する場合には、同種の端末インタフ
ェース回路どうしを結線８のように折返しで接続するこ
とになり、経済的に構成できないなどの問題点があった
。
この発ｔｌＡは、上記のような問題点を解消する丸めに
なされたもので、１台のディジタルデータ多重化装置で
、複数の高速ディジタル回線に接続できるとともに、端
末を異なる高速ディジタル回線に接続するように回線設
定変更でき、また、複数の高速ディジタル回線間での信
号中継を端末信号にまで変換することなく、ディジタル
データの多重化レベルで実現できるディジタルデータ多
重化装置を得ることを目的とする。
なされたもので、１台のディジタルデータ多重化装置で
、複数の高速ディジタル回線に接続できるとともに、端
末を異なる高速ディジタル回線に接続するように回線設
定変更でき、また、複数の高速ディジタル回線間での信
号中継を端末信号にまで変換することなく、ディジタル
データの多重化レベルで実現できるディジタルデータ多
重化装置を得ることを目的とする。
この発明にかかるディジタルデータ多重化装置ハ、複数
のインタフェース回路において、端末等からのデータを
フレーム位相同期およびビット位相同期を行ってさらに
速度変換し、この速度変換データを第１のバス多重化制
御回路のデータ送出命令にもとづき第１のデータバスに
送出するとともに、データ受信命令で第２のデータバス
上のデータを受信し、複数の回線インタフェース回路に
おいて、高速ディジタル回線からのデータを符号変換し
、フレーム位相同期およびビット位相同期を行ってさら
に速度変換し、この速度変換したデータを第２のバス多
重化制御回路のデータ送出命令にもとづき第３のデータ
バスに送出するとともに、データ受信命令で第４のデー
タバス上のデータを受信し、上記第１および第３のデー
タバス上のデータを多重化回路によって一本の信号線上
に多重化し、この多重化したデータをタイムスロット変
換回路においてタイムスロット入れ換え操作し、この操
作を行ったデータを分離回路により分離して上記第２お
よび第３のデータバスに供給するような構成としたもの
でおる。
のインタフェース回路において、端末等からのデータを
フレーム位相同期およびビット位相同期を行ってさらに
速度変換し、この速度変換データを第１のバス多重化制
御回路のデータ送出命令にもとづき第１のデータバスに
送出するとともに、データ受信命令で第２のデータバス
上のデータを受信し、複数の回線インタフェース回路に
おいて、高速ディジタル回線からのデータを符号変換し
、フレーム位相同期およびビット位相同期を行ってさら
に速度変換し、この速度変換したデータを第２のバス多
重化制御回路のデータ送出命令にもとづき第３のデータ
バスに送出するとともに、データ受信命令で第４のデー
タバス上のデータを受信し、上記第１および第３のデー
タバス上のデータを多重化回路によって一本の信号線上
に多重化し、この多重化したデータをタイムスロット変
換回路においてタイムスロット入れ換え操作し、この操
作を行ったデータを分離回路により分離して上記第２お
よび第３のデータバスに供給するような構成としたもの
でおる。
この発明によるディジタルデータ多重化装置では、端末
インタフェース回路からのデータと、回線インタフェー
ス回路側のデータとを一旦多重化してタイムスロット変
換回路でタイムスロット変換するので、端末装置のデー
タを任意の高速ディジタル回線に接続することができる
とともに、高速ディジタル回線からのデータの一部を、
ディジタルデータ多重化装置で折返して、他の高速ディ
ジタル回線に中継転送することも可能になる。更に、こ
の発明におけるディジタルデータ多重化装置のデータバ
スは、端末インタフェース回路および回線インタフェー
ス回路を通る有意なデータのみを多重化するので、タイ
ムスロット変換回路Ｏ動作速度を必要最小限におさえる
ことができ、収容できる端末装置並びに高速ディジタル
回線の有効なデータレートの総和を大きくすることが可
能となる。
インタフェース回路からのデータと、回線インタフェー
ス回路側のデータとを一旦多重化してタイムスロット変
換回路でタイムスロット変換するので、端末装置のデー
タを任意の高速ディジタル回線に接続することができる
とともに、高速ディジタル回線からのデータの一部を、
ディジタルデータ多重化装置で折返して、他の高速ディ
ジタル回線に中継転送することも可能になる。更に、こ
の発明におけるディジタルデータ多重化装置のデータバ
スは、端末インタフェース回路および回線インタフェー
ス回路を通る有意なデータのみを多重化するので、タイ
ムスロット変換回路Ｏ動作速度を必要最小限におさえる
ことができ、収容できる端末装置並びに高速ディジタル
回線の有効なデータレートの総和を大きくすることが可
能となる。
以下この発明の一実施例を図について説明する。
第１図において、１３，１４．１５は端末インタフェー
ス回路、３１は端末側のバス多重化制御回路、４１．４
３は端末インタフェース回路が接続されるデータバス、
２１．２２．２３Ｈ回線インタフェース回路、３２は回
線側のバス多重化制御回路、４２．４４は回線インタフ
ェース回路カ接続されるデータバスである。１６は２つ
のデータバス４１．４２の信号を多重化する多重化回路
、１７はタイムスロット変換回路、１８は該タイムスロ
ット変換回路１７を制御するタイムスロット変換制御回
路、１９はタイムスロット変換回路１７の出力を２つの
データバス４３．４４に−１１を分離して送出する多重
分離回路である。
ス回路、３１は端末側のバス多重化制御回路、４１．４
３は端末インタフェース回路が接続されるデータバス、
２１．２２．２３Ｈ回線インタフェース回路、３２は回
線側のバス多重化制御回路、４２．４４は回線インタフ
ェース回路カ接続されるデータバスである。１６は２つ
のデータバス４１．４２の信号を多重化する多重化回路
、１７はタイムスロット変換回路、１８は該タイムスロ
ット変換回路１７を制御するタイムスロット変換制御回
路、１９はタイムスロット変換回路１７の出力を２つの
データバス４３．４４に−１１を分離して送出する多重
分離回路である。
次に動作について説明する。端末装置からの信号は、端
末インタフェース回路１３〜１５に入力され、各端末イ
ンタフェース回路では、バス多重化を容易にするために
速度変換、フレーム位相同期がとられた後、バス多重化
制御回路３１の制御のもとに第１のデータバス４１に有
意なデータのみが多重化される。一方、高速ディジタル
回線のＤ８Ｕからの信号は、回線インタフェース回路２
１〜２３に入力され、各回線インタフェース回路２１〜
２３ではＣＭＩ／ユニポー２符号変換。
末インタフェース回路１３〜１５に入力され、各端末イ
ンタフェース回路では、バス多重化を容易にするために
速度変換、フレーム位相同期がとられた後、バス多重化
制御回路３１の制御のもとに第１のデータバス４１に有
意なデータのみが多重化される。一方、高速ディジタル
回線のＤ８Ｕからの信号は、回線インタフェース回路２
１〜２３に入力され、各回線インタフェース回路２１〜
２３ではＣＭＩ／ユニポー２符号変換。
タイミング抽出、フレーム同期等の処理が行なわれ、フ
レーム位相同期がとられて速度変換の後、回線側のバス
多重化制御回路３２の制御のもとに、第２のデータバス
４２に有意なデータのみが多重化される。データバス４
１からの多重化データ４１、とデータバス４２からの多
重化データ４２ｍは多重化回路１６によって更に多重化
され、多重化ハイウェイ入力１６＆としてタイムスロッ
ト変換回路１７に入力される。ここでタイムスロット変
換制御回路１８の制御のもとに然るべくタイムスロット
の入替が行なわれた後、多重化ハイクェイ出力として多
重分離回路１９に入力される。該多重分離回路１９では
、２系統のデータ列に分離され、その一方のデータ列
４３ａは端末インタフェース回路１３〜１５に接続され
た第３のデータバス４３に出力され、他方のデータ列４
４．は回線インタフェース回路２１〜２３に接続された
第４のデータバス４４に出力される。第３のデータバス
４３上のデータは、端末側のバス多重化制御回路３１の
制御のもとにバス多重分離されて、所定の各端末インタ
フェース回路１３〜１５に入力され、各端末インタフェ
ース回路１３〜１５では速度変換等の処理の後、端末装
置にデータが出力される。一方、第４のデータバス４４
上のデータは、回線側のバス多重化制御回路３２の制御
のもとにバス多重分離されて、所定の各回線インタフェ
ース回路２１〜２３に入力され、各回線インタフェース
回路２１〜２３では、速度変換、ＣＭＩ符号変換、同期
ビットの付加等の処理の後、高速ディジタル回線のＤＳ
Ｕに出力される。なお、以上の説明において、端末イン
タフェース回路１３〜１５に入出力されるデータは、単
一の端末からのデータでも複数の端末からのデータを多
重化したものでもよい。また、パス多重化制御回路３１
゜３２は、端末インタフェース回路１３〜１５及び回線
インタフェース回路２１〜２３に予め所定のアドレスを
賦与しておき、アドレスコントロールメモリ（ＡＣＭ）
の出力によってこのアドレスを順次選択し、入出力ゲー
トの開閉を行うなどの方法により実現することができる
。
レーム位相同期がとられて速度変換の後、回線側のバス
多重化制御回路３２の制御のもとに、第２のデータバス
４２に有意なデータのみが多重化される。データバス４
１からの多重化データ４１、とデータバス４２からの多
重化データ４２ｍは多重化回路１６によって更に多重化
され、多重化ハイウェイ入力１６＆としてタイムスロッ
ト変換回路１７に入力される。ここでタイムスロット変
換制御回路１８の制御のもとに然るべくタイムスロット
の入替が行なわれた後、多重化ハイクェイ出力として多
重分離回路１９に入力される。該多重分離回路１９では
、２系統のデータ列に分離され、その一方のデータ列
４３ａは端末インタフェース回路１３〜１５に接続され
た第３のデータバス４３に出力され、他方のデータ列４
４．は回線インタフェース回路２１〜２３に接続された
第４のデータバス４４に出力される。第３のデータバス
４３上のデータは、端末側のバス多重化制御回路３１の
制御のもとにバス多重分離されて、所定の各端末インタ
フェース回路１３〜１５に入力され、各端末インタフェ
ース回路１３〜１５では速度変換等の処理の後、端末装
置にデータが出力される。一方、第４のデータバス４４
上のデータは、回線側のバス多重化制御回路３２の制御
のもとにバス多重分離されて、所定の各回線インタフェ
ース回路２１〜２３に入力され、各回線インタフェース
回路２１〜２３では、速度変換、ＣＭＩ符号変換、同期
ビットの付加等の処理の後、高速ディジタル回線のＤＳ
Ｕに出力される。なお、以上の説明において、端末イン
タフェース回路１３〜１５に入出力されるデータは、単
一の端末からのデータでも複数の端末からのデータを多
重化したものでもよい。また、パス多重化制御回路３１
゜３２は、端末インタフェース回路１３〜１５及び回線
インタフェース回路２１〜２３に予め所定のアドレスを
賦与しておき、アドレスコントロールメモリ（ＡＣＭ）
の出力によってこのアドレスを順次選択し、入出力ゲー
トの開閉を行うなどの方法により実現することができる
。
以上の動作において、タイムスロツ）ｆｆｉ換回路１７
におけるタイムスロット入替制御を行うことによって１
％定の端末装置のデータを任意の高速ディジタル回線に
接続設定することが可能となり。
におけるタイムスロット入替制御を行うことによって１
％定の端末装置のデータを任意の高速ディジタル回線に
接続設定することが可能となり。
また、高速ディジタル回線のデータの一部をタイムスロ
ット変換回路１７で折返すように制御すれば、他の高速
ディジタル回線に中継転送することも可能となる。この
種の機能を第２図〜第３図のタイミング図を用いて更に
詳しく説明する。今。
ット変換回路１７で折返すように制御すれば、他の高速
ディジタル回線に中継転送することも可能となる。この
種の機能を第２図〜第３図のタイミング図を用いて更に
詳しく説明する。今。
第１の端末インタフェース回路１３と第１の回線インタ
フェース回路２１並びに第２の端末インクフェース回路
１４と第２の回線インタフェース回路２２が、ともに１
．５６ Ｍ ｂ／ｓのデータレートで信号の送受を行っ
ている場合を想定し、データバス速度は６．１４４ Ｍ
ｂ／、で多重化される場合について説明する。
フェース回路２１並びに第２の端末インクフェース回路
１４と第２の回線インタフェース回路２２が、ともに１
．５６ Ｍ ｂ／ｓのデータレートで信号の送受を行っ
ている場合を想定し、データバス速度は６．１４４ Ｍ
ｂ／、で多重化される場合について説明する。
いま、第１の端末インタフェース回路１３がらのデータ
群を人とし、第２の端末インタフェース回路１４からの
データ群をＢとし％また第１．第２の回線インタフェー
ス回路２１．２２からのデータ群を各々Ｃ，Ｄと表わす
と、各々のデータバス４１〜４４上での多重化データの
様子は第２図のように示すことができる。ここに、ｌフ
レームはデータバス速度が６．１４４ Ｍいであるため
７６８ビツトであり、１．５３６ Ｍ ｂ／ｓのデータ
群はいずれも１フレーム当り１９２ビツトのデータより
形成され、各フレームの後半の３８４ビツト分は空ビッ
トとなっている。データバス上の多重化信号４１ｍ、４
２ｍは、第３図に示すように配列されており、この信号
が多重化回路１６により５．１４４Ｍ／、０２倍のデー
タレートを有する１ ２．２８８ Ｍ ｂ７．に１ビツ
トずつインタリープする形で多重化され、多重化信号１
Ｂ、のような配列となり、順次、タイムスロット変換回
路１７０ランダムアクセスメモリ（以下ＲＡＭという）
に書込まれる。このＲＡＭはダブルバッファ構成をとり
％ １フレームに書込まれ九データが、タイムスロット
変換制御回路１８から供給される読出し７）’Ｌ／スの
順にデータが読出される。このトキ。
群を人とし、第２の端末インタフェース回路１４からの
データ群をＢとし％また第１．第２の回線インタフェー
ス回路２１．２２からのデータ群を各々Ｃ，Ｄと表わす
と、各々のデータバス４１〜４４上での多重化データの
様子は第２図のように示すことができる。ここに、ｌフ
レームはデータバス速度が６．１４４ Ｍいであるため
７６８ビツトであり、１．５３６ Ｍ ｂ／ｓのデータ
群はいずれも１フレーム当り１９２ビツトのデータより
形成され、各フレームの後半の３８４ビツト分は空ビッ
トとなっている。データバス上の多重化信号４１ｍ、４
２ｍは、第３図に示すように配列されており、この信号
が多重化回路１６により５．１４４Ｍ／、０２倍のデー
タレートを有する１ ２．２８８ Ｍ ｂ７．に１ビツ
トずつインタリープする形で多重化され、多重化信号１
Ｂ、のような配列となり、順次、タイムスロット変換回
路１７０ランダムアクセスメモリ（以下ＲＡＭという）
に書込まれる。このＲＡＭはダブルバッファ構成をとり
％ １フレームに書込まれ九データが、タイムスロット
変換制御回路１８から供給される読出し７）’Ｌ／スの
順にデータが読出される。このトキ。
上記ＲＡＭからの出力データ列が第３図の１９ｍに示さ
れる配列になるように読出しを行うと、これを多重分離
した場合に４３．．４４．に示すように、端末インタフ
ェース回路１３のデータ群人が回線インタフェース回路
２１に出方されるような配列となってデータバス上に現
われ、以下データ群Ｂ、Ｃ，Ｄについても同様に対応す
る端末イｙ ｌ フェース回路１４ ＊ １５と回線イ
ンタ７エー回路２２．２３との各接続が行なわれる。ま
た、タイムスロット入替を行う際に、特定のチャネルの
ビットの配列だけを異った設定に変更することによって
端末インタフェース回路１３゛〜１５がらのデータの一
部を異々る回線インタフェース回路２１〜２３に出方す
ることや、あるいは１つの回線インタフェース回路から
のデータの一部を他の回線インク７工−ス回路に中継転
送することも容易になる。
れる配列になるように読出しを行うと、これを多重分離
した場合に４３．．４４．に示すように、端末インタフ
ェース回路１３のデータ群人が回線インタフェース回路
２１に出方されるような配列となってデータバス上に現
われ、以下データ群Ｂ、Ｃ，Ｄについても同様に対応す
る端末イｙ ｌ フェース回路１４ ＊ １５と回線イ
ンタ７エー回路２２．２３との各接続が行なわれる。ま
た、タイムスロット入替を行う際に、特定のチャネルの
ビットの配列だけを異った設定に変更することによって
端末インタフェース回路１３゛〜１５がらのデータの一
部を異々る回線インタフェース回路２１〜２３に出方す
ることや、あるいは１つの回線インタフェース回路から
のデータの一部を他の回線インク７工−ス回路に中継転
送することも容易になる。
なお１以上の実施例はデータバス速度が６．１４４Ｍｂ
／ｓで動作する例について示したが、他の動作速度であ
ってもよく、これに伴いタイムスロット変換回路の動作
速度の変更も可能である。
／ｓで動作する例について示したが、他の動作速度であ
ってもよく、これに伴いタイムスロット変換回路の動作
速度の変更も可能である。
以上のように、この発明によれば、端末インタフェース
回路および回線インタフェース回路の出力をそれぞれに
対応する第１および第３データバス上に速度変換を行っ
た上で一旦多重化し、これらの２つのデータバスを更に
多重化してハイウェイとし、ランダムアクセスメモリ群
で構成されるタイムスロット変換回路でタイムスロット
変換ヲ行なった後、ハイウェイ出力を多重分離して、第
２および第４のデータバスに供給し、この２つのデータ
バスからそれぞれ端末インタフェース回路及び回線イン
タフェース回路にデータが受渡される構成としたので、
複数の端末を複数の高速ディジタル回線に任意に接続で
きるとともに端末を異なる高速ディジタル回線に接続す
るように回線設定変更でき、また複数の高速ディジタル
回線間、での信号中継を多重化レベルで実現でき、さら
にデータバスの動作速度に有意なデータのみを多重化す
るので、収容可能な端末装置および高速ディジタル回線
の数を最大限に設定できるなどの効果がある。
回路および回線インタフェース回路の出力をそれぞれに
対応する第１および第３データバス上に速度変換を行っ
た上で一旦多重化し、これらの２つのデータバスを更に
多重化してハイウェイとし、ランダムアクセスメモリ群
で構成されるタイムスロット変換回路でタイムスロット
変換ヲ行なった後、ハイウェイ出力を多重分離して、第
２および第４のデータバスに供給し、この２つのデータ
バスからそれぞれ端末インタフェース回路及び回線イン
タフェース回路にデータが受渡される構成としたので、
複数の端末を複数の高速ディジタル回線に任意に接続で
きるとともに端末を異なる高速ディジタル回線に接続す
るように回線設定変更でき、また複数の高速ディジタル
回線間、での信号中継を多重化レベルで実現でき、さら
にデータバスの動作速度に有意なデータのみを多重化す
るので、収容可能な端末装置および高速ディジタル回線
の数を最大限に設定できるなどの効果がある。
第１図はこの発明の一実施例によるディジタルデータ多
重化装置のブロック接続図、第２図は多重化を行う信号
および分離を行う信号のデータ列を示すタイミング図、
第３図はタイムスロット変換を説明するためのデータ列
のタイミング図、第４図は従来のディジタルデータ多重
化装置のブロック接続図、第５図はその応用例図である
。 １３．１４．１５は端末インタフェース回路。 １６は多重化回路、１７にタイムスロット変換回路、１
９は分離回路、２１，２２．２３は回線インタフェース
回路、３１．３２はバス多重化制御回路、４１は第１の
データバス、４２は第３のデータパＸ％４３は第２のデ
ータバス、４４ｆ１ｇ４のデータバス。 特計出願人 三菱電機株式会社 、 −下１ 代理人 弁理士 １）澤 博 昭Ｉ 。 （外２名） 第３図 第４図 館５図 ６＆
重化装置のブロック接続図、第２図は多重化を行う信号
および分離を行う信号のデータ列を示すタイミング図、
第３図はタイムスロット変換を説明するためのデータ列
のタイミング図、第４図は従来のディジタルデータ多重
化装置のブロック接続図、第５図はその応用例図である
。 １３．１４．１５は端末インタフェース回路。 １６は多重化回路、１７にタイムスロット変換回路、１
９は分離回路、２１，２２．２３は回線インタフェース
回路、３１．３２はバス多重化制御回路、４１は第１の
データバス、４２は第３のデータパＸ％４３は第２のデ
ータバス、４４ｆ１ｇ４のデータバス。 特計出願人 三菱電機株式会社 、 −下１ 代理人 弁理士 １）澤 博 昭Ｉ 。 （外２名） 第３図 第４図 館５図 ６＆
Claims (1)
- 端末等からのデータをフレーム位相同期およびビット位
相同期を行って速度変換し、この速度変換したデータを
第１のバス多重化制御回路のデータ送出命令にもとづき
第１のデータバスに送出するとともにデータ受信命令で
第２のデータバス上のデータを受信する複数の端末イン
タフェース回路と、高速ディジタル回線からのデータを
符号変換、フレーム位相同期およびビット位相当期を行
つて速度変換し、この速度変換したデータを第２のバス
多重化制御回路のデータ送出命令にもとづき第３のデー
タバスに送出するとともにデータ受信命令で第４のデー
タバス上のデータを受信する複数の回線インタフェース
回路と、上記第１のデータバスおよび第３のデータバス
上のデータを一本の信号線上に多重化する多重化回路と
、この多重化回路で多重化したデータをタイムスロット
入れ換え操作するタイムスロット変換回路と、このタイ
ムスロット変換回路でタイムスロット入れ換え操作を行
ったデータを分離して上記第２のデータバスおよび第４
のデータバスに供給する分離回路とを備えたディジタル
データ多重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10723285A JPS61264932A (ja) | 1985-05-20 | 1985-05-20 | デイジタルデ−タ多重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10723285A JPS61264932A (ja) | 1985-05-20 | 1985-05-20 | デイジタルデ−タ多重化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264932A true JPS61264932A (ja) | 1986-11-22 |
Family
ID=14453836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10723285A Pending JPS61264932A (ja) | 1985-05-20 | 1985-05-20 | デイジタルデ−タ多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264932A (ja) |
-
1985
- 1985-05-20 JP JP10723285A patent/JPS61264932A/ja active Pending
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