JPS61264932A - デイジタルデ−タ多重化装置 - Google Patents
デイジタルデ−タ多重化装置Info
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- JPS61264932A JPS61264932A JP10723285A JP10723285A JPS61264932A JP S61264932 A JPS61264932 A JP S61264932A JP 10723285 A JP10723285 A JP 10723285A JP 10723285 A JP10723285 A JP 10723285A JP S61264932 A JPS61264932 A JP S61264932A
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- Japan
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- data
- circuit
- bus
- multiplexing
- data bus
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の電話器やデータ端末等のディジタル
データを多重化し、日本電信電話会社等が提供する複数
の高速ディジタル回線に接続することを可能にするディ
ジタルデータ多重化装置に関するものでおる。
データを多重化し、日本電信電話会社等が提供する複数
の高速ディジタル回線に接続することを可能にするディ
ジタルデータ多重化装置に関するものでおる。
第4図は従来のディジタルデータ多重化装置を示すブロ
ック接続図であり、図において、1はデータ端末、2は
電話器で、これらがそれぞれ端末インタフェース回路1
1.12を介して多重化回路3に接続される。4は多重
化制御回路、5は回線インタフェース回路、6はディジ
タルデータ多重化装置の全体ブロック、7は高速ディジ
タル回線の加入者側の終端装置で、通常DSU(データ
回線終端装置)と呼ばれる。
ック接続図であり、図において、1はデータ端末、2は
電話器で、これらがそれぞれ端末インタフェース回路1
1.12を介して多重化回路3に接続される。4は多重
化制御回路、5は回線インタフェース回路、6はディジ
タルデータ多重化装置の全体ブロック、7は高速ディジ
タル回線の加入者側の終端装置で、通常DSU(データ
回線終端装置)と呼ばれる。
次に動作について説明する。データ端末1めるいに電話
器からの信号は、端末インタフェース回路11.12に
おいてフォーマット変換あるいにアナログ/ディジタル
変換等の処理を受けた後、多重化回路3に入力され、多
重化制御回路4の制御の4とに所定の伝送レートをもつ
信号に多重化され、回線インタフェース回路5において
フレーム同期用ビットやサービスピットが付加され、C
MI符号変換された後に、高速ディジタル回線のDSU
7に出力される。逆に、DSU7から送られてきた信号
は、回線インタフェース回路5においてCMI符号がユ
ニポーラ符号に変換され、タイミング抽出、フレーム同
期がとられた後、ユーザが使用できるチャネルの信号が
多重化回路3に導かれて、多重化制御回路4の制御のも
とに多重信号が分離され、各々の端末インタフェース回
路11.12等に入力される。データ端末1が接続され
る端末インタフェース回路11では、速度変換やフォー
マットf換等の処理の後、所定のデータ形式でデータ端
末1にデータが受信される。
器からの信号は、端末インタフェース回路11.12に
おいてフォーマット変換あるいにアナログ/ディジタル
変換等の処理を受けた後、多重化回路3に入力され、多
重化制御回路4の制御の4とに所定の伝送レートをもつ
信号に多重化され、回線インタフェース回路5において
フレーム同期用ビットやサービスピットが付加され、C
MI符号変換された後に、高速ディジタル回線のDSU
7に出力される。逆に、DSU7から送られてきた信号
は、回線インタフェース回路5においてCMI符号がユ
ニポーラ符号に変換され、タイミング抽出、フレーム同
期がとられた後、ユーザが使用できるチャネルの信号が
多重化回路3に導かれて、多重化制御回路4の制御のも
とに多重信号が分離され、各々の端末インタフェース回
路11.12等に入力される。データ端末1が接続され
る端末インタフェース回路11では、速度変換やフォー
マットf換等の処理の後、所定のデータ形式でデータ端
末1にデータが受信される。
また、電話器2が接続される端末インク7工−ス回路1
2では、速度変換やディジタル/アナログ変換等の処理
の後、アナログ音声信号として電話器に受信される。端
末装置には、データ端末や電話器の他にもデータモデム
やPBX(構内網ディジタル交換機)、テレビ会議装置
、 LAN (LooalArea Network
)なども端末インタフェース回路を取替えるだけで接続
可能となる。なお、ここでは、多重化機能と多重分離機
能とを有する処理回路を便宜上上記のように単に多重化
回路と呼んでおり、同様に多重化制御と多重分離制御の
機能をもつ制御回路を単に多重化制御回路4と呼んでお
り、以下においても同様の表現をする。
2では、速度変換やディジタル/アナログ変換等の処理
の後、アナログ音声信号として電話器に受信される。端
末装置には、データ端末や電話器の他にもデータモデム
やPBX(構内網ディジタル交換機)、テレビ会議装置
、 LAN (LooalArea Network
)なども端末インタフェース回路を取替えるだけで接続
可能となる。なお、ここでは、多重化機能と多重分離機
能とを有する処理回路を便宜上上記のように単に多重化
回路と呼んでおり、同様に多重化制御と多重分離制御の
機能をもつ制御回路を単に多重化制御回路4と呼んでお
り、以下においても同様の表現をする。
第5図は第4図に示したものと同様のディジタルデータ
多重化装置6m、5bを複数の高速ディジタル回線に接
続したものを示す。
多重化装置6m、5bを複数の高速ディジタル回線に接
続したものを示す。
従来のディジタル多重化装置は以上のように構成されて
いるので、第4図のようにこれを高速ディジタル回線に
接続する場合には、高速ディジタル回線の0807m、
7bと同じ台数のディジタルデータ多重化装置が必要と
なるとともに、第5図のディジタルデータ多重伝送装置
6aに収容されたデータ端末1&や電話器2aは、ディ
ジタルデータ多重化装置6bにつながるDSU7b4C
U接続できず、データ端末1bや電話器2bは、ディジ
タルデータ多重化装置6aにつながるDSU7aには接
続できないという問題点があった。ま4、D8[77m
からの信号をディジタルデータ多重化装置を経由してD
SU7bに中継転送する場合には、同種の端末インタフ
ェース回路どうしを結線8のように折返しで接続するこ
とになり、経済的に構成できないなどの問題点があった
。
いるので、第4図のようにこれを高速ディジタル回線に
接続する場合には、高速ディジタル回線の0807m、
7bと同じ台数のディジタルデータ多重化装置が必要と
なるとともに、第5図のディジタルデータ多重伝送装置
6aに収容されたデータ端末1&や電話器2aは、ディ
ジタルデータ多重化装置6bにつながるDSU7b4C
U接続できず、データ端末1bや電話器2bは、ディジ
タルデータ多重化装置6aにつながるDSU7aには接
続できないという問題点があった。ま4、D8[77m
からの信号をディジタルデータ多重化装置を経由してD
SU7bに中継転送する場合には、同種の端末インタフ
ェース回路どうしを結線8のように折返しで接続するこ
とになり、経済的に構成できないなどの問題点があった
。
この発tlAは、上記のような問題点を解消する丸めに
なされたもので、1台のディジタルデータ多重化装置で
、複数の高速ディジタル回線に接続できるとともに、端
末を異なる高速ディジタル回線に接続するように回線設
定変更でき、また、複数の高速ディジタル回線間での信
号中継を端末信号にまで変換することなく、ディジタル
データの多重化レベルで実現できるディジタルデータ多
重化装置を得ることを目的とする。
なされたもので、1台のディジタルデータ多重化装置で
、複数の高速ディジタル回線に接続できるとともに、端
末を異なる高速ディジタル回線に接続するように回線設
定変更でき、また、複数の高速ディジタル回線間での信
号中継を端末信号にまで変換することなく、ディジタル
データの多重化レベルで実現できるディジタルデータ多
重化装置を得ることを目的とする。
この発明にかかるディジタルデータ多重化装置ハ、複数
のインタフェース回路において、端末等からのデータを
フレーム位相同期およびビット位相同期を行ってさらに
速度変換し、この速度変換データを第1のバス多重化制
御回路のデータ送出命令にもとづき第1のデータバスに
送出するとともに、データ受信命令で第2のデータバス
上のデータを受信し、複数の回線インタフェース回路に
おいて、高速ディジタル回線からのデータを符号変換し
、フレーム位相同期およびビット位相同期を行ってさら
に速度変換し、この速度変換したデータを第2のバス多
重化制御回路のデータ送出命令にもとづき第3のデータ
バスに送出するとともに、データ受信命令で第4のデー
タバス上のデータを受信し、上記第1および第3のデー
タバス上のデータを多重化回路によって一本の信号線上
に多重化し、この多重化したデータをタイムスロット変
換回路においてタイムスロット入れ換え操作し、この操
作を行ったデータを分離回路により分離して上記第2お
よび第3のデータバスに供給するような構成としたもの
でおる。
のインタフェース回路において、端末等からのデータを
フレーム位相同期およびビット位相同期を行ってさらに
速度変換し、この速度変換データを第1のバス多重化制
御回路のデータ送出命令にもとづき第1のデータバスに
送出するとともに、データ受信命令で第2のデータバス
上のデータを受信し、複数の回線インタフェース回路に
おいて、高速ディジタル回線からのデータを符号変換し
、フレーム位相同期およびビット位相同期を行ってさら
に速度変換し、この速度変換したデータを第2のバス多
重化制御回路のデータ送出命令にもとづき第3のデータ
バスに送出するとともに、データ受信命令で第4のデー
タバス上のデータを受信し、上記第1および第3のデー
タバス上のデータを多重化回路によって一本の信号線上
に多重化し、この多重化したデータをタイムスロット変
換回路においてタイムスロット入れ換え操作し、この操
作を行ったデータを分離回路により分離して上記第2お
よび第3のデータバスに供給するような構成としたもの
でおる。
この発明によるディジタルデータ多重化装置では、端末
インタフェース回路からのデータと、回線インタフェー
ス回路側のデータとを一旦多重化してタイムスロット変
換回路でタイムスロット変換するので、端末装置のデー
タを任意の高速ディジタル回線に接続することができる
とともに、高速ディジタル回線からのデータの一部を、
ディジタルデータ多重化装置で折返して、他の高速ディ
ジタル回線に中継転送することも可能になる。更に、こ
の発明におけるディジタルデータ多重化装置のデータバ
スは、端末インタフェース回路および回線インタフェー
ス回路を通る有意なデータのみを多重化するので、タイ
ムスロット変換回路O動作速度を必要最小限におさえる
ことができ、収容できる端末装置並びに高速ディジタル
回線の有効なデータレートの総和を大きくすることが可
能となる。
インタフェース回路からのデータと、回線インタフェー
ス回路側のデータとを一旦多重化してタイムスロット変
換回路でタイムスロット変換するので、端末装置のデー
タを任意の高速ディジタル回線に接続することができる
とともに、高速ディジタル回線からのデータの一部を、
ディジタルデータ多重化装置で折返して、他の高速ディ
ジタル回線に中継転送することも可能になる。更に、こ
の発明におけるディジタルデータ多重化装置のデータバ
スは、端末インタフェース回路および回線インタフェー
ス回路を通る有意なデータのみを多重化するので、タイ
ムスロット変換回路O動作速度を必要最小限におさえる
ことができ、収容できる端末装置並びに高速ディジタル
回線の有効なデータレートの総和を大きくすることが可
能となる。
以下この発明の一実施例を図について説明する。
第1図において、13,14.15は端末インタフェー
ス回路、31は端末側のバス多重化制御回路、41.4
3は端末インタフェース回路が接続されるデータバス、
21.22.23H回線インタフェース回路、32は回
線側のバス多重化制御回路、42.44は回線インタフ
ェース回路カ接続されるデータバスである。16は2つ
のデータバス41.42の信号を多重化する多重化回路
、17はタイムスロット変換回路、18は該タイムスロ
ット変換回路17を制御するタイムスロット変換制御回
路、19はタイムスロット変換回路17の出力を2つの
データバス43.44に−11を分離して送出する多重
分離回路である。
ス回路、31は端末側のバス多重化制御回路、41.4
3は端末インタフェース回路が接続されるデータバス、
21.22.23H回線インタフェース回路、32は回
線側のバス多重化制御回路、42.44は回線インタフ
ェース回路カ接続されるデータバスである。16は2つ
のデータバス41.42の信号を多重化する多重化回路
、17はタイムスロット変換回路、18は該タイムスロ
ット変換回路17を制御するタイムスロット変換制御回
路、19はタイムスロット変換回路17の出力を2つの
データバス43.44に−11を分離して送出する多重
分離回路である。
次に動作について説明する。端末装置からの信号は、端
末インタフェース回路13〜15に入力され、各端末イ
ンタフェース回路では、バス多重化を容易にするために
速度変換、フレーム位相同期がとられた後、バス多重化
制御回路31の制御のもとに第1のデータバス41に有
意なデータのみが多重化される。一方、高速ディジタル
回線のD8Uからの信号は、回線インタフェース回路2
1〜23に入力され、各回線インタフェース回路21〜
23ではCMI/ユニポー2符号変換。
末インタフェース回路13〜15に入力され、各端末イ
ンタフェース回路では、バス多重化を容易にするために
速度変換、フレーム位相同期がとられた後、バス多重化
制御回路31の制御のもとに第1のデータバス41に有
意なデータのみが多重化される。一方、高速ディジタル
回線のD8Uからの信号は、回線インタフェース回路2
1〜23に入力され、各回線インタフェース回路21〜
23ではCMI/ユニポー2符号変換。
タイミング抽出、フレーム同期等の処理が行なわれ、フ
レーム位相同期がとられて速度変換の後、回線側のバス
多重化制御回路32の制御のもとに、第2のデータバス
42に有意なデータのみが多重化される。データバス4
1からの多重化データ41、とデータバス42からの多
重化データ42mは多重化回路16によって更に多重化
され、多重化ハイウェイ入力16&としてタイムスロッ
ト変換回路17に入力される。ここでタイムスロット変
換制御回路18の制御のもとに然るべくタイムスロット
の入替が行なわれた後、多重化ハイクェイ出力として多
重分離回路19に入力される。該多重分離回路19では
、2系統のデータ列に分離され、その一方のデータ列
43aは端末インタフェース回路13〜15に接続され
た第3のデータバス43に出力され、他方のデータ列4
4.は回線インタフェース回路21〜23に接続された
第4のデータバス44に出力される。第3のデータバス
43上のデータは、端末側のバス多重化制御回路31の
制御のもとにバス多重分離されて、所定の各端末インタ
フェース回路13〜15に入力され、各端末インタフェ
ース回路13〜15では速度変換等の処理の後、端末装
置にデータが出力される。一方、第4のデータバス44
上のデータは、回線側のバス多重化制御回路32の制御
のもとにバス多重分離されて、所定の各回線インタフェ
ース回路21〜23に入力され、各回線インタフェース
回路21〜23では、速度変換、CMI符号変換、同期
ビットの付加等の処理の後、高速ディジタル回線のDS
Uに出力される。なお、以上の説明において、端末イン
タフェース回路13〜15に入出力されるデータは、単
一の端末からのデータでも複数の端末からのデータを多
重化したものでもよい。また、パス多重化制御回路31
゜32は、端末インタフェース回路13〜15及び回線
インタフェース回路21〜23に予め所定のアドレスを
賦与しておき、アドレスコントロールメモリ(ACM)
の出力によってこのアドレスを順次選択し、入出力ゲー
トの開閉を行うなどの方法により実現することができる
。
レーム位相同期がとられて速度変換の後、回線側のバス
多重化制御回路32の制御のもとに、第2のデータバス
42に有意なデータのみが多重化される。データバス4
1からの多重化データ41、とデータバス42からの多
重化データ42mは多重化回路16によって更に多重化
され、多重化ハイウェイ入力16&としてタイムスロッ
ト変換回路17に入力される。ここでタイムスロット変
換制御回路18の制御のもとに然るべくタイムスロット
の入替が行なわれた後、多重化ハイクェイ出力として多
重分離回路19に入力される。該多重分離回路19では
、2系統のデータ列に分離され、その一方のデータ列
43aは端末インタフェース回路13〜15に接続され
た第3のデータバス43に出力され、他方のデータ列4
4.は回線インタフェース回路21〜23に接続された
第4のデータバス44に出力される。第3のデータバス
43上のデータは、端末側のバス多重化制御回路31の
制御のもとにバス多重分離されて、所定の各端末インタ
フェース回路13〜15に入力され、各端末インタフェ
ース回路13〜15では速度変換等の処理の後、端末装
置にデータが出力される。一方、第4のデータバス44
上のデータは、回線側のバス多重化制御回路32の制御
のもとにバス多重分離されて、所定の各回線インタフェ
ース回路21〜23に入力され、各回線インタフェース
回路21〜23では、速度変換、CMI符号変換、同期
ビットの付加等の処理の後、高速ディジタル回線のDS
Uに出力される。なお、以上の説明において、端末イン
タフェース回路13〜15に入出力されるデータは、単
一の端末からのデータでも複数の端末からのデータを多
重化したものでもよい。また、パス多重化制御回路31
゜32は、端末インタフェース回路13〜15及び回線
インタフェース回路21〜23に予め所定のアドレスを
賦与しておき、アドレスコントロールメモリ(ACM)
の出力によってこのアドレスを順次選択し、入出力ゲー
トの開閉を行うなどの方法により実現することができる
。
以上の動作において、タイムスロツ)ffi換回路17
におけるタイムスロット入替制御を行うことによって1
%定の端末装置のデータを任意の高速ディジタル回線に
接続設定することが可能となり。
におけるタイムスロット入替制御を行うことによって1
%定の端末装置のデータを任意の高速ディジタル回線に
接続設定することが可能となり。
また、高速ディジタル回線のデータの一部をタイムスロ
ット変換回路17で折返すように制御すれば、他の高速
ディジタル回線に中継転送することも可能となる。この
種の機能を第2図〜第3図のタイミング図を用いて更に
詳しく説明する。今。
ット変換回路17で折返すように制御すれば、他の高速
ディジタル回線に中継転送することも可能となる。この
種の機能を第2図〜第3図のタイミング図を用いて更に
詳しく説明する。今。
第1の端末インタフェース回路13と第1の回線インタ
フェース回路21並びに第2の端末インクフェース回路
14と第2の回線インタフェース回路22が、ともに1
.56 M b/sのデータレートで信号の送受を行っ
ている場合を想定し、データバス速度は6.144 M
b/、で多重化される場合について説明する。
フェース回路21並びに第2の端末インクフェース回路
14と第2の回線インタフェース回路22が、ともに1
.56 M b/sのデータレートで信号の送受を行っ
ている場合を想定し、データバス速度は6.144 M
b/、で多重化される場合について説明する。
いま、第1の端末インタフェース回路13がらのデータ
群を人とし、第2の端末インタフェース回路14からの
データ群をBとし%また第1.第2の回線インタフェー
ス回路21.22からのデータ群を各々C,Dと表わす
と、各々のデータバス41〜44上での多重化データの
様子は第2図のように示すことができる。ここに、lフ
レームはデータバス速度が6.144 Mいであるため
768ビツトであり、1.536 M b/sのデータ
群はいずれも1フレーム当り192ビツトのデータより
形成され、各フレームの後半の384ビツト分は空ビッ
トとなっている。データバス上の多重化信号41m、4
2mは、第3図に示すように配列されており、この信号
が多重化回路16により5.144M/、02倍のデー
タレートを有する1 2.288 M b7.に1ビツ
トずつインタリープする形で多重化され、多重化信号1
B、のような配列となり、順次、タイムスロット変換回
路170ランダムアクセスメモリ(以下RAMという)
に書込まれる。このRAMはダブルバッファ構成をとり
% 1フレームに書込まれ九データが、タイムスロット
変換制御回路18から供給される読出し7)’L/スの
順にデータが読出される。このトキ。
群を人とし、第2の端末インタフェース回路14からの
データ群をBとし%また第1.第2の回線インタフェー
ス回路21.22からのデータ群を各々C,Dと表わす
と、各々のデータバス41〜44上での多重化データの
様子は第2図のように示すことができる。ここに、lフ
レームはデータバス速度が6.144 Mいであるため
768ビツトであり、1.536 M b/sのデータ
群はいずれも1フレーム当り192ビツトのデータより
形成され、各フレームの後半の384ビツト分は空ビッ
トとなっている。データバス上の多重化信号41m、4
2mは、第3図に示すように配列されており、この信号
が多重化回路16により5.144M/、02倍のデー
タレートを有する1 2.288 M b7.に1ビツ
トずつインタリープする形で多重化され、多重化信号1
B、のような配列となり、順次、タイムスロット変換回
路170ランダムアクセスメモリ(以下RAMという)
に書込まれる。このRAMはダブルバッファ構成をとり
% 1フレームに書込まれ九データが、タイムスロット
変換制御回路18から供給される読出し7)’L/スの
順にデータが読出される。このトキ。
上記RAMからの出力データ列が第3図の19mに示さ
れる配列になるように読出しを行うと、これを多重分離
した場合に43..44.に示すように、端末インタフ
ェース回路13のデータ群人が回線インタフェース回路
21に出方されるような配列となってデータバス上に現
われ、以下データ群B、C,Dについても同様に対応す
る端末イy l フェース回路14 * 15と回線イ
ンタ7エー回路22.23との各接続が行なわれる。ま
た、タイムスロット入替を行う際に、特定のチャネルの
ビットの配列だけを異った設定に変更することによって
端末インタフェース回路13゛〜15がらのデータの一
部を異々る回線インタフェース回路21〜23に出方す
ることや、あるいは1つの回線インタフェース回路から
のデータの一部を他の回線インク7工−ス回路に中継転
送することも容易になる。
れる配列になるように読出しを行うと、これを多重分離
した場合に43..44.に示すように、端末インタフ
ェース回路13のデータ群人が回線インタフェース回路
21に出方されるような配列となってデータバス上に現
われ、以下データ群B、C,Dについても同様に対応す
る端末イy l フェース回路14 * 15と回線イ
ンタ7エー回路22.23との各接続が行なわれる。ま
た、タイムスロット入替を行う際に、特定のチャネルの
ビットの配列だけを異った設定に変更することによって
端末インタフェース回路13゛〜15がらのデータの一
部を異々る回線インタフェース回路21〜23に出方す
ることや、あるいは1つの回線インタフェース回路から
のデータの一部を他の回線インク7工−ス回路に中継転
送することも容易になる。
なお1以上の実施例はデータバス速度が6.144Mb
/sで動作する例について示したが、他の動作速度であ
ってもよく、これに伴いタイムスロット変換回路の動作
速度の変更も可能である。
/sで動作する例について示したが、他の動作速度であ
ってもよく、これに伴いタイムスロット変換回路の動作
速度の変更も可能である。
以上のように、この発明によれば、端末インタフェース
回路および回線インタフェース回路の出力をそれぞれに
対応する第1および第3データバス上に速度変換を行っ
た上で一旦多重化し、これらの2つのデータバスを更に
多重化してハイウェイとし、ランダムアクセスメモリ群
で構成されるタイムスロット変換回路でタイムスロット
変換ヲ行なった後、ハイウェイ出力を多重分離して、第
2および第4のデータバスに供給し、この2つのデータ
バスからそれぞれ端末インタフェース回路及び回線イン
タフェース回路にデータが受渡される構成としたので、
複数の端末を複数の高速ディジタル回線に任意に接続で
きるとともに端末を異なる高速ディジタル回線に接続す
るように回線設定変更でき、また複数の高速ディジタル
回線間、での信号中継を多重化レベルで実現でき、さら
にデータバスの動作速度に有意なデータのみを多重化す
るので、収容可能な端末装置および高速ディジタル回線
の数を最大限に設定できるなどの効果がある。
回路および回線インタフェース回路の出力をそれぞれに
対応する第1および第3データバス上に速度変換を行っ
た上で一旦多重化し、これらの2つのデータバスを更に
多重化してハイウェイとし、ランダムアクセスメモリ群
で構成されるタイムスロット変換回路でタイムスロット
変換ヲ行なった後、ハイウェイ出力を多重分離して、第
2および第4のデータバスに供給し、この2つのデータ
バスからそれぞれ端末インタフェース回路及び回線イン
タフェース回路にデータが受渡される構成としたので、
複数の端末を複数の高速ディジタル回線に任意に接続で
きるとともに端末を異なる高速ディジタル回線に接続す
るように回線設定変更でき、また複数の高速ディジタル
回線間、での信号中継を多重化レベルで実現でき、さら
にデータバスの動作速度に有意なデータのみを多重化す
るので、収容可能な端末装置および高速ディジタル回線
の数を最大限に設定できるなどの効果がある。
第1図はこの発明の一実施例によるディジタルデータ多
重化装置のブロック接続図、第2図は多重化を行う信号
および分離を行う信号のデータ列を示すタイミング図、
第3図はタイムスロット変換を説明するためのデータ列
のタイミング図、第4図は従来のディジタルデータ多重
化装置のブロック接続図、第5図はその応用例図である
。 13.14.15は端末インタフェース回路。 16は多重化回路、17にタイムスロット変換回路、1
9は分離回路、21,22.23は回線インタフェース
回路、31.32はバス多重化制御回路、41は第1の
データバス、42は第3のデータパX%43は第2のデ
ータバス、44f1g4のデータバス。 特計出願人 三菱電機株式会社 、 −下1 代理人 弁理士 1)澤 博 昭I 。 (外2名) 第3図 第4図 館5図 6&
重化装置のブロック接続図、第2図は多重化を行う信号
および分離を行う信号のデータ列を示すタイミング図、
第3図はタイムスロット変換を説明するためのデータ列
のタイミング図、第4図は従来のディジタルデータ多重
化装置のブロック接続図、第5図はその応用例図である
。 13.14.15は端末インタフェース回路。 16は多重化回路、17にタイムスロット変換回路、1
9は分離回路、21,22.23は回線インタフェース
回路、31.32はバス多重化制御回路、41は第1の
データバス、42は第3のデータパX%43は第2のデ
ータバス、44f1g4のデータバス。 特計出願人 三菱電機株式会社 、 −下1 代理人 弁理士 1)澤 博 昭I 。 (外2名) 第3図 第4図 館5図 6&
Claims (1)
- 端末等からのデータをフレーム位相同期およびビット位
相同期を行って速度変換し、この速度変換したデータを
第1のバス多重化制御回路のデータ送出命令にもとづき
第1のデータバスに送出するとともにデータ受信命令で
第2のデータバス上のデータを受信する複数の端末イン
タフェース回路と、高速ディジタル回線からのデータを
符号変換、フレーム位相同期およびビット位相当期を行
つて速度変換し、この速度変換したデータを第2のバス
多重化制御回路のデータ送出命令にもとづき第3のデー
タバスに送出するとともにデータ受信命令で第4のデー
タバス上のデータを受信する複数の回線インタフェース
回路と、上記第1のデータバスおよび第3のデータバス
上のデータを一本の信号線上に多重化する多重化回路と
、この多重化回路で多重化したデータをタイムスロット
入れ換え操作するタイムスロット変換回路と、このタイ
ムスロット変換回路でタイムスロット入れ換え操作を行
ったデータを分離して上記第2のデータバスおよび第4
のデータバスに供給する分離回路とを備えたディジタル
データ多重化装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10723285A JPS61264932A (ja) | 1985-05-20 | 1985-05-20 | デイジタルデ−タ多重化装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10723285A JPS61264932A (ja) | 1985-05-20 | 1985-05-20 | デイジタルデ−タ多重化装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61264932A true JPS61264932A (ja) | 1986-11-22 |
Family
ID=14453836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10723285A Pending JPS61264932A (ja) | 1985-05-20 | 1985-05-20 | デイジタルデ−タ多重化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61264932A (ja) |
-
1985
- 1985-05-20 JP JP10723285A patent/JPS61264932A/ja active Pending
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